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摘要：介紹了一種采用數字鎖相法實現快速位同步時鐘提取的設計方案。設計應用于無線通信接收機中，對解調得到的數字基帶信號進行時鐘恢復，以實現數據碼元的正確采樣判決。該方案以超前-滯后型鎖相環為基礎并進行適當改進，根據用于產生位同步時鐘的分頻器的計數值來決定每次相位調整的步長，僅需一次便可完成相位的跟蹤鎖定，極大地提高了位同步速度；同時設計對輸入信號也進行了必要的濾波處理，進一步增強了其抗干擾性能。通過一系列的仿真驗證，證明了只要每次相位調整時累積相位誤差小于碼元位寬的50%，該設計均可實現正確同步。

關鍵詞：位同步；數字鎖相環；無線接收機

0引言

在信息通信領域，無線通信技術因其在靈活性和可用性等方面的突出優勢，發展迅速且應用越來越廣泛。位同步作為無線通信接收機中間同步環節，直接影響到通信系統的性能，對保證信息的可靠接收至關重要。在數據通信過程中，發送端按特定的速率逐個發送碼元數據，接收端的位同步模塊產生一個重復頻率與碼元速率相同、相位與最佳判決時刻一致的同步時鐘信號，以實現對接收數據的正確采樣與恢復。工程中，發送端通常會使用曼徹斯特編碼等特殊編碼方式對待發送的數據碼元進行處理，使其包含有豐富的位同步信息。對于這種信號的位同步，常用的方法有濾波法、數字鎖相環法、數字插值法和最大平均功率法。其中數字鎖相環法由于相對于其他方法結構更為簡單，所需的硬件資源較少，且具有可靠性高、性能穩定和便于集成的優點，在實際通信系統中得到了廣泛應用。傳統的超前-滯后型數字鎖相環的基本工作原理是采用添扣脈沖的形式來調整位同步時鐘的相位。本地提取得到的位同步時鐘首先通過鑒相器與輸入碼元進行相位比較，鑒相器根據其相位超前或滯后的情況，相應地輸出一個超前脈沖到常開門或輸出一個滯后脈沖到常閉門，其中常開門與常閉門的另一路輸入信號分別為時鐘變換單元所產生的兩個相位相反，占空比為25%的雙相時鐘。當相位超前時，超前脈沖將使常開門輸出的時鐘脈沖減少一個；當相位滯后時，滯后脈沖將使常閉門多輸出一個時鐘脈沖。然后將這兩路時鐘輸出相或后輸入到分頻計數器進行分頻得到所需的位同步時鐘信號，這樣便實現了通過改變一定時間內輸入到分頻計數器的時鐘脈沖數達到對位同步時鐘進行相位調整的目的。但這種方法每次只能添加或扣除一個時鐘脈沖，其同步建立時間較長。針對這一問題，本設計采用可變添扣脈沖數的方式，根據具體相位差值選擇相位調整的步長，只需要一次就可以完成相位的跟蹤鎖定，極大地縮短了同步建立時間；另外，設計還對輸入碼元信號進行了必要的毛刺濾除處理，在一定程度上提高了其抗噪聲干擾的能力。

1位同步時鐘提取電路結構及工作原理

論文在超前-滯后型數字鎖相環的基礎上增加了相位差值的實時獲取與處理功能，依據捕獲的位同步時鐘與輸入碼元相位的具體差值來確定需要添扣的脈沖數，這樣不管初始的相位差為多少，都能夠做到快速而準確的相位跟蹤鎖定。此外，設計中還增加了數字濾波單元，可以有效降低毛刺噪聲對電路整體性能的影響。設計的位同步時鐘提取電路主要由數字濾波器、雙相時鐘產生器、數字鑒相器、相位差值獲取單元、N分頻器和添扣脈沖控制器等幾個部分組成。

（1）數字濾波器

由于干擾噪聲的影響，解調輸出的數字基帶信號往往存在一些毛刺脈沖，這將使提取得到的位同步時鐘相位產生隨機抖動，加大了相位跟蹤捕獲的難度。數字濾波器可以有效濾除這些毛刺，其電路結構如圖2所示。該電路由四個D觸發器和一個數據選擇器組成。圖中din為帶毛刺的輸入碼元信號，前兩級D觸發器實現對din的同步化處理。第二三級D觸發器的輸出din_r2和din_r3作為數據選擇器MUX的選擇控制信號；若din_r2和din_r3的值均為“1”，在下一個時鐘上升沿到來時，輸出信號din_filt輸出“1”；若din_r2和din_r3的值均為“0”，din_filt則輸出“0”；若din_r2和din_r3的值一個為“0”，另一個為“1”，din_filt保持原電平值不變。din_r2和din_r3的值不同，說明此處din出現了跳變，如這一跳變寬度大于一個時鐘周期時，其值可以傳遞到din_filt；如其跳變寬度小于一個時鐘周期，則在下一個時鐘周期內din_r2和din_r3的值還是不同，din_filt的值還是保持不變，也就是說這個跳變不能傳遞到輸出。因此對于小于一個時鐘周期的毛刺脈沖，將被此電路濾除。

（2）雙相時鐘產生器

其中輸入為系統時鐘clkx16，其頻率是輸入碼元速率的2N倍，此處取N=8；D觸發器對系統時鐘進行二分頻，然后將得到二分頻信號及其反相后的信號分別與系統時鐘clkx16取反后的信號相與，產生兩個相位差為π，占空比為25%，頻率為輸入碼元速率N倍的雙相時鐘clkx8_a和clkx8_b，并將此作為添扣脈沖控制器的輸入。

（3）數字鑒相器

數字鑒相器只在輸入碼元信號出現跳變時才比較位同步時鐘與輸入碼元的相位關系。其首先對經過數字濾波處理后的輸入碼元信號進行邊沿檢測，當檢測到跳變沿時再判斷此時本地位同步時鐘相位的超前滯后情況，若位同步時鐘的上升沿處于輸入碼元的中間位置，則說明相位已達到鎖定狀態，此時無需再進行位同步時鐘相位的調整。

（4）添扣脈沖控制器

添扣脈沖控制器是實現相位調整的關鍵單元。其電路結構如圖4(a)所示，pul_ded為扣除脈沖控制信號，pul_inc為添加脈沖控制信號，二者在位同步時鐘相位鎖定狀態下均為低電平。當相位超前時，pul_ded輸出一定時間長度的高電平脈沖，將其取反并與clkx8_b相與便可從clkx8_b中扣除若干時鐘脈沖得到時鐘信號clk_open；當相位滯后時，pul_inc輸出一定時間長度的高電平脈沖，將其與clkx8_a相與便可從clkx8_a中取出若干時鐘脈沖得到時鐘信號clk_close；最后將clk_open和clk_close相或后得到的clk_div信號作為N分頻器的時鐘輸入，這樣便實現了通過添扣脈沖的方式進行相位調整的功能。

（5）相位差值獲取單元

相位差值獲取單元主要由一個可預置數的遞減計數器cnt_phdif構成，其工作原理如圖5所示。遞減計數器的預置值val_ini隨N分頻計數器計數值的變化而變化，當輸入碼元信號出現跳變沿，也就是相位超前指示信號pha_bef或相位滯后指示信號pha_aft有效時，遞減計數器從當前的預置值開始遞減計數，同時將添加脈沖控制信號pul_inc或扣除脈沖控制信號pul_ded的電平拉高，高電平持續的時間由遞減計數器計數周期數決定，即進行相位調整時需要的添扣脈沖數與輸入碼元信號出現跳變時N分頻計數器的計數值相關。當數字鑒相器檢測到輸入碼元信號的跳變沿時，超前和滯后指示信號有且只有一個有效，若此時分頻計數值為“001”、“010”、“011”，則位同步時鐘的相位超前，進行扣除脈沖操作；若分頻計數值為“101”、“110”、“111”，則相位滯后，進行添加脈沖操作；若分頻計數值為“100”，則添加或扣除脈沖由超前滯后指示信號決定；若分頻計數值為“000”，說明此時相位已鎖定，不進行任何操作。

（6）N分頻器

N分頻器是一個N進制計數器，它對時鐘信號clk_div進行分頻，得到所需的位同步時鐘，同時將計數器的計數值經一定的組合邏輯電路處理后實時反饋給相位差值獲取單元，實現可變步長的相位調整。

2位同步時鐘提取電路仿真及其性能分析

本設計用VerilogHDL編程實現，并使用Modelsim軟件進行仿真驗證。設輸入碼元速率為fb，系統時鐘頻率為fsys，且有fsys=2Nfb，即輸入碼元位寬為系統時鐘周期的2N倍。在輸入碼元信號中加入脈沖寬度小于一個系統時鐘周期的毛刺噪聲后，對電路的整體性能分析如下：

（1）在沒有碼元抖動以及時鐘頻率偏差的情況下，對初始相位偏差為0~π中的任意值，本文設計的位同步時鐘提取電路只需要通過一次相位調整便可實現同步，且相位鎖定后位同步時鐘的上升沿與碼元正中間位置的最大偏差僅為半個系統時鐘周期。對應的仿真波形如圖6所示，其中clk_syn為提取得到的位同步時鐘，din_filt為帶有毛刺噪聲的輸入碼元信號din經數字濾波處理后得到的信號，由仿真結果可見，輸入碼元中參雜的毛刺脈沖均被成功濾除。

（2）當存在碼元抖動時，本設計允許最大碼元抖動幅度為N-1個系統時鐘周期，即只要碼元位寬在N+1~3N-1倍的系統時鐘周期范圍內，本電路就可以正常工作。位同步時鐘相位可以隨碼元位寬的變化而進行實時調整，雖然此時位同步時鐘的上升沿可能會偏離出現抖動的碼元的中間位置，但仍可實現正確采樣，當碼元抖動消失，位同步時鐘在下一個輸入碼元到來時便可立馬進入鎖定狀態。碼元抖動幅度為N-1個系統時鐘周期時的仿真波形如圖7所示，圖中位同步時鐘clk_syn在接收到第一個輸入碼元時便與其建立了同步；第3~8個碼元處出現了抖動，此時實時調整后的位同步時鐘的上升沿雖然不在碼元的中間位置，但也并未出現誤采樣的情況；當碼元位寬恢復正常，位同步時鐘又迅速完成了相位的跟蹤鎖定。

（3）由于時鐘振蕩器往往都有一些穩定性和精確度的問題，即存在時鐘頻率偏差，當輸入碼元出現連續“0”或連續“1”時，其與位同步時鐘之間的相位差將隨著連續位數的增加而增加，若這種累積相位誤差小于碼元位寬的50%，本設計就不會出現多采樣或漏采樣的問題，并且在碼元出現跳變時將會重新進行相位調整。而最多允許出現的連續“0”或連續“1”的個數，將由時鐘頻率偏差的大小決定。理想情況下系統時鐘頻率fsys=2Nfb，取N=8，即有fsys=16fb，實際中時鐘頻率偏差一般都比較小，這里為了便于說明取fsys=15fb，即頻率偏差為6.25%，這可等效地認為是輸入碼元位寬的偏差，所以此時最多允許出現7個連續“0”或連續“1”。在實際通信過程中，發送方可以對待傳輸數據碼元進行曼徹斯特編碼，使每個碼元中間都存在電平跳變，或者是對其進行數據白化處理，將待傳輸碼元與一組偽隨機序列相異或，使其具有偽隨機性，這樣就很好地解決了數據碼元中出現過長的連續“0”或連續“1”的問題，有效地增加了本設計所允許的頻率偏差范圍。

3結論

本文基于數字鎖相環法設計了一種快速位同步時鐘提取電路，利用分頻計數值與位同步時鐘相位間的對應關系實現可變步長相位調整，同步速度快、誤差小。同時本設計實現了對毛刺噪聲的處理，且對由碼元抖動和時鐘頻率偏差引起的相位誤差具有較大的容忍度，穩定性好，有較強的抗干擾能力。

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作者：林彬彬；施隆照；陸培民 單位：福州大學