本站小編為你精心準(zhǔn)備了星載高速SerDes的電路設(shè)計(jì)參考范文，愿這些范文能點(diǎn)燃您思維的火花，激發(fā)您的寫作靈感。歡迎深入閱讀并收藏。

《空間電子技術(shù)雜志》2015年第一期

1硬件設(shè)計(jì)

1．1時(shí)鐘管理模塊設(shè)計(jì)在高速數(shù)字系統(tǒng)中，時(shí)鐘的質(zhì)量往往對(duì)系統(tǒng)性能有重要影響。TLK2711芯片內(nèi)部將輸入時(shí)鐘20倍頻，而該器件頻率容忍度在正負(fù)100ppm內(nèi)，抖動(dòng)不超過(guò)40ps，因此輸入時(shí)鐘的頻偏和抖動(dòng)對(duì)系統(tǒng)性能有直接影響。本方案定制武漢海創(chuàng)公司的240MHz壓控晶體振蕩器(VCXO)，它采用LVPECL差分電氣接口，確定抖動(dòng)典型值為10ps，隨機(jī)抖動(dòng)典型值為8ps，輸出最大上升時(shí)間和下降時(shí)間均為350ps，頻率準(zhǔn)確度為±30×10－6，滿足TLK2711的設(shè)計(jì)要求。serdes電路收發(fā)數(shù)據(jù)的速率為2．4Gbps，因此需要為收發(fā)通道提供120MHz的工作時(shí)鐘。時(shí)鐘管理模塊電路如圖2所示，板上VCXO產(chǎn)生的240MHzLVPECL時(shí)鐘進(jìn)入CDCM7005芯片的輸入管腳，7005芯片2分頻兩路120MHzLVPECL時(shí)鐘分別輸入到兩片XC4VSX55的全局時(shí)鐘管腳，由于XC4VSX55的輸入電平標(biāo)準(zhǔn)不支持LVPECL，因此需要設(shè)計(jì)電平轉(zhuǎn)換電路將LVPECL電平轉(zhuǎn)換為L(zhǎng)VDS電平。環(huán)路濾波器具有低通特性，它濾除輸入數(shù)據(jù)中的噪聲和高頻抖動(dòng)，以保證環(huán)路所要求的性能，增加系統(tǒng)的穩(wěn)定性。環(huán)路濾波器的帶寬選取需要折中考慮，如果帶寬較大，則輸出頻率及其諧波可能會(huì)泄漏到帶內(nèi)，使相位噪聲增大，從而增大時(shí)鐘的抖動(dòng)。文章設(shè)計(jì)了二階低通濾波器，通過(guò)合理的選擇元器件的參數(shù)大大提高了環(huán)路濾波器的性能。

1．2高速數(shù)據(jù)發(fā)送/接收模塊設(shè)計(jì)圖3是高速數(shù)據(jù)的發(fā)送和接收模塊，其中編碼器、串化器、發(fā)送器組成發(fā)送通道;解碼器、解串器、接收器組成接收通道。編碼器和解碼器完成數(shù)據(jù)編碼和解碼功能，串化器和解串器負(fù)責(zé)從并行到串行和從串行到并行的轉(zhuǎn)換。發(fā)送器和接收器完成吉比特差分信號(hào)的發(fā)送和接收。發(fā)送通道先將16位原始數(shù)據(jù)通過(guò)8B/10B編碼器轉(zhuǎn)化為2O位并行數(shù)據(jù)，然后將其轉(zhuǎn)換為高速串行數(shù)據(jù)流信息，發(fā)送時(shí)鐘生成器將輸入時(shí)鐘進(jìn)行倍頻產(chǎn)生高速串行時(shí)鐘信號(hào)。接收通道接收一個(gè)高速串行數(shù)據(jù)流通過(guò)時(shí)鐘數(shù)據(jù)恢復(fù)電路(CDR)和解串器將其轉(zhuǎn)換為16位并行數(shù)據(jù)信號(hào)。接收通道的核心電路為時(shí)鐘恢復(fù)電路，由于在高速通信系統(tǒng)中沒有獨(dú)立的時(shí)鐘通道，因此必須根據(jù)數(shù)據(jù)信息精確提取出高速時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)。

2設(shè)計(jì)說(shuō)明

2．1運(yùn)行不一致性(RunningDisparity)8B/10B中的直流平衡是通過(guò)運(yùn)行不一致性來(lái)實(shí)現(xiàn)的。在8B/10B編碼中，輸入信號(hào)分為兩類，一類是數(shù)據(jù)信號(hào)，一類是控制信號(hào)。控制信號(hào)K決定輸入的8bit數(shù)據(jù)信號(hào)是控制字還是數(shù)據(jù)字。8B/10B編碼只使用相同個(gè)數(shù)的O和1并限制數(shù)量，為各個(gè)數(shù)值分配2個(gè)不同的符號(hào)。在大多數(shù)情況下，一個(gè)符號(hào)有6個(gè)O和4個(gè)1，另一個(gè)符號(hào)有4個(gè)0和6個(gè)1，編碼器檢測(cè)0和1的數(shù)量，根據(jù)需求選擇下一個(gè)符號(hào)，編碼后的數(shù)據(jù)中0、1的數(shù)量基本一致，從而保證信號(hào)的直流平衡。其另一個(gè)優(yōu)點(diǎn)是接收端可以通過(guò)監(jiān)控運(yùn)行不一致性，并檢測(cè)輸入數(shù)據(jù)中的錯(cuò)誤，因?yàn)榇藭r(shí)數(shù)據(jù)違反了運(yùn)行不一致性規(guī)則。在高速信號(hào)傳輸中，一般都是采用差分信號(hào)傳輸，需要的直流分量盡可能小，而8B/10B編碼的運(yùn)行不一致性很好的滿足高速信號(hào)傳輸?shù)男枨蟆?/p>

2．2時(shí)鐘數(shù)據(jù)恢復(fù)技術(shù)(CDR)高速數(shù)據(jù)傳輸所采用的是串行差分信號(hào)，時(shí)鐘信號(hào)不用單獨(dú)的信號(hào)線傳送，而是采用時(shí)鐘數(shù)據(jù)恢復(fù)(ClockandDataRecovery，CDR)技術(shù)，將時(shí)鐘從非同步的、有噪聲的數(shù)據(jù)中抽取出來(lái)，而且要將數(shù)據(jù)重新定位以消除傳輸中抖動(dòng)的積累。這種技術(shù)不用再提供時(shí)鐘控制信號(hào)，能夠極大的提高傳輸速度，降低器件的引腳數(shù)，降低功耗并獲得較佳的信號(hào)完整性。

2．3阻抗一致性設(shè)計(jì)由于本方案中數(shù)據(jù)速率較高(并行120MHz，串行2．4GHz)，所以對(duì)其硬件設(shè)計(jì)提出了很高的要求。針對(duì)高速SerDes傳輸?shù)牟罘痔匦浴１痉桨钢兄饕獜囊韵聝蓚€(gè)方面來(lái)考慮:一是差分阻抗匹配控制。由于TLK2711A的信號(hào)輸出速率高達(dá)1．6Gbps以上，因此PCB走線要作為傳輸線看待，傳輸鏈路上的阻抗控制要嚴(yán)格按照差分阻抗的特性要求控制在100Ω左右。同時(shí)高速線應(yīng)盡量遠(yuǎn)離其它有可能會(huì)帶來(lái)噪聲的信號(hào)線，而且為保證良好的信號(hào)完整性，高速信號(hào)線的參考平面須保持連續(xù)，并盡量以地平面為參考。二是等長(zhǎng)控制。為了盡可能保證信號(hào)傳輸時(shí)延的一致性要求，本方案中對(duì)于其高速串行LVDS布線要求做到對(duì)內(nèi)公差±1mil，對(duì)間公差±1mil。

3協(xié)議實(shí)現(xiàn)

3．1協(xié)議設(shè)計(jì)為了保證傳輸鏈路上的數(shù)據(jù)能夠被可靠的接收，需要定義收發(fā)之間的數(shù)據(jù)幀格式。根據(jù)實(shí)際的應(yīng)用需求，應(yīng)盡量減少協(xié)議的傳輸開銷，簡(jiǎn)化收發(fā)雙方的鏈路建立過(guò)程。本協(xié)議的設(shè)計(jì)框圖如圖4所示。本方案根據(jù)8b/10b的編碼規(guī)則來(lái)制定控制字符。如表1所示，包括數(shù)據(jù)幀的幀頭、幀尾以及同步字符。TLK2711是以16bit為一個(gè)基本的傳輸單位，因此每一個(gè)控制字符都定義成2個(gè)字節(jié)，分別由D碼和K碼組成。數(shù)據(jù)幀包括幀頭(/SF/)、幀尾(/EF/)和數(shù)據(jù)(DATA)三部分組成。傳輸時(shí)幀和幀之間發(fā)送同步字符/SP/保證傳輸鏈路的同步。幀頭:/K28．0/K27．7/;16進(jìn)制為/1C/FB/，占用2byte;幀尾:/K23．7/K30．7/;16進(jìn)制為/F7/FE/，占用2byte;數(shù)據(jù):數(shù)據(jù)是由若干個(gè)16比特?cái)?shù)據(jù)組成的數(shù)據(jù)流。本協(xié)議是基于兩板間點(diǎn)對(duì)點(diǎn)的串行傳輸而制定的，協(xié)議約定如下:(1)在系統(tǒng)上電或復(fù)位后收發(fā)雙方要首先建立同步，發(fā)送端先發(fā)送同步字符(/SP/)不小于1ms來(lái)建立和接收端的同步關(guān)系，之后發(fā)送數(shù)據(jù)幀;(2)數(shù)據(jù)在通道上以數(shù)據(jù)幀的形式傳遞。每個(gè)數(shù)據(jù)幀的開始和結(jié)束分別用幀頭控制字符/SF/和幀尾控制字符/EF/標(biāo)出。每一幀的數(shù)據(jù)(DATA)個(gè)數(shù)(不包括數(shù)據(jù)幀的幀頭和幀尾標(biāo)記)按約定輸出;(3)傳輸中，數(shù)據(jù)幀與數(shù)據(jù)幀之間發(fā)送同步字符/SP/來(lái)保持傳輸鏈路的同步狀態(tài)，如果在傳輸過(guò)程中收發(fā)雙方失去同步，則通過(guò)幀間的同步字符重新建立同步。

3．2協(xié)議工作過(guò)程協(xié)議的工作過(guò)程如圖4所示。發(fā)送邏輯控制模塊設(shè)計(jì)流程如下:(1)系統(tǒng)上電后，收發(fā)雙方首先處于失步狀態(tài)，等待系統(tǒng)全局復(fù)位;(2)發(fā)送端發(fā)送復(fù)位指令(持續(xù)時(shí)間不超過(guò)1ms)，發(fā)送端發(fā)送同步字符/SP/，時(shí)間長(zhǎng)度為不小于1ms;(3)1ms結(jié)束后認(rèn)為系統(tǒng)完成同步過(guò)程，發(fā)送端開始數(shù)據(jù)幀的發(fā)送。接收邏輯控制模塊設(shè)計(jì)流程如下:(1)當(dāng)系統(tǒng)上電或者復(fù)位后，進(jìn)入同步過(guò)程，在該過(guò)程中，連續(xù)檢測(cè)接收到的有效數(shù)據(jù)，如果滿足同步條件，則跳到同步狀態(tài);(2)在同步狀態(tài)，可以開始正常接收數(shù)據(jù)幀;(3)如果在接收數(shù)據(jù)幀過(guò)程中出現(xiàn)錯(cuò)誤，則由同步狀態(tài)進(jìn)入失步狀態(tài);(4)進(jìn)入失步狀態(tài)后，發(fā)送端將不斷的發(fā)送同步字符命令，用以向接收端表明自己的狀態(tài)，接收端識(shí)別到正確的同步字符后重新建立起收發(fā)間的同步關(guān)系。如果整個(gè)鏈路遇到物理連接中斷或系統(tǒng)復(fù)位后則自動(dòng)回到初始化過(guò)程。在每一幀數(shù)據(jù)發(fā)送結(jié)束后和下一數(shù)據(jù)幀開始發(fā)送前，發(fā)送端都要先發(fā)送同步字符，來(lái)保持?jǐn)?shù)據(jù)傳輸鏈路的同步狀態(tài)。

4仿真分析與測(cè)試結(jié)果

4．1信號(hào)完整性分析由于本設(shè)計(jì)的高速串行接口傳輸速率已達(dá)數(shù)GHz以上，為了保證信號(hào)的質(zhì)量，設(shè)計(jì)中對(duì)于PCB板的設(shè)計(jì)和接插件的選取做了許多考慮。首先在PCB設(shè)計(jì)方面，布局布線前經(jīng)過(guò)與印制板加工廠商溝通確定了PCB板的層疊結(jié)構(gòu)，包括每層的材料、厚度、線寬、線間距、阻抗信息和介電常數(shù)。考慮到傳輸線要在不同布線層間跨越，因此在設(shè)計(jì)PCB的走線阻抗時(shí)，盡量保證各布線層的阻抗一致，而且與布線層相鄰要有完整的參考平面，同時(shí)增加表面鋪銅面積來(lái)增強(qiáng)信號(hào)傳輸?shù)馁|(zhì)量，能夠起到很好的阻抗控制和回流路徑的作用。本設(shè)計(jì)采用的ITT公司DCMC系列高速接插件具有良好的阻抗控制和地屏蔽特性，在接插件的每對(duì)差分線之間都留有接地的管腳，而且接插件對(duì)印制板阻抗控制在單端50Ω和差分100Ω，其電纜也是ITT公司DCMC系列專用配電纜。

4．2仿真分析圖5為仿真網(wǎng)絡(luò)的拓?fù)浣Y(jié)構(gòu)。其中CDCM7005輸出的時(shí)鐘信號(hào)為L(zhǎng)VPECL電平，進(jìn)入PCB板中的微帶線，差分線布線長(zhǎng)度為3．5inch，線寬4．5mil，線間距為5mil，差分阻抗為100Ω，經(jīng)過(guò)電阻上下拉端接后到FPGA。TLK2711芯片輸出的是CML差分信號(hào)，同樣進(jìn)入PCB板中的微帶線，差分線布線長(zhǎng)度為0．96inch，線寬7mil，線間距為10mil，差分阻抗為100Ω，串接lPf的電容后進(jìn)入發(fā)送端差分連接器，經(jīng)過(guò)1m長(zhǎng)的電纜進(jìn)入接收端連接器，再通過(guò)同樣的差分布線到達(dá)終端。由于本設(shè)計(jì)的傳輸速率在2．4Gbps的速率下，基于IBIS模型的仿真難以提供足夠的精度。為了精確仿真SerDes收發(fā)器在板級(jí)設(shè)計(jì)中的性能，采用HSPICE模型進(jìn)行仿真。對(duì)于GHz級(jí)高速串行信號(hào)傳輸，S參數(shù)模型能夠清晰地描述不同頻率條件下的電路響應(yīng)。因此為使仿真結(jié)果更加精確，這里印制板上的差分過(guò)孔和高速連接器均使用S參數(shù)模型進(jìn)行仿真。分別對(duì)時(shí)鐘信號(hào)和發(fā)送端及接收端進(jìn)行眼圖分析，結(jié)果如圖6所示。由圖中可以看出，240MHz的時(shí)鐘信號(hào)眼圖清晰，張開較好，在整個(gè)信號(hào)通路上阻抗基本連續(xù)，反射和串?dāng)_的值都在可以忍受的范圍之內(nèi)。2．4Gbps的串行差分信號(hào)經(jīng)過(guò)高速連接器的傳輸后衰減和抖動(dòng)都較小，高低電平都比較光滑，眼高占總高度的比為70%左右，信號(hào)傳輸質(zhì)量良好。

4．3測(cè)試結(jié)果由于文章設(shè)計(jì)的產(chǎn)品可同時(shí)進(jìn)行收發(fā)，因此裝了兩塊印制板來(lái)完成系統(tǒng)測(cè)試，其中一塊用于發(fā)射，另一塊用于接收。圖7為系統(tǒng)測(cè)試方案框圖。利用測(cè)試產(chǎn)品1的FPGA器件產(chǎn)生周期性數(shù)據(jù)經(jīng)過(guò)1m長(zhǎng)的差分電纜傳輸?shù)綔y(cè)試產(chǎn)品2上，在這塊單板的FPGA器件內(nèi)部將接收到的數(shù)據(jù)與預(yù)期的數(shù)據(jù)進(jìn)行比較，測(cè)試使用240MHz工作時(shí)鐘連續(xù)測(cè)試4h，測(cè)到的總誤碼數(shù)為988，由誤碼率的計(jì)算公式得誤碼率為2．28×10－10，滿足系統(tǒng)的設(shè)計(jì)指標(biāo)小于10－9的要求。

5結(jié)束語(yǔ)

文章主要研究了基于FPGA+SerDes的高速數(shù)據(jù)傳輸系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)，闡述了系統(tǒng)的總體方案以及關(guān)鍵器件，并詳細(xì)介紹了關(guān)鍵模塊的設(shè)計(jì)。系統(tǒng)設(shè)計(jì)完成后，對(duì)其主要性能進(jìn)行了測(cè)試，主要包括TLK2711的數(shù)據(jù)傳輸速率。其中，高速差分線上的數(shù)據(jù)傳輸速率為2．4Gbps，F(xiàn)PGA與TLK2711之間的傳輸速率為120Mbps，利用FPGA的ChipScopePro功能進(jìn)行實(shí)時(shí)的檢測(cè)結(jié)果表明，在足夠長(zhǎng)的測(cè)試時(shí)間內(nèi)，接收端收到的數(shù)據(jù)和發(fā)送端發(fā)送的數(shù)據(jù)完全一致，整個(gè)系統(tǒng)工作穩(wěn)定，誤碼率低于10－9。

作者：劉軍峰張彥馬婷單位：中國(guó)空間技術(shù)研究院西安分院