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《深圳大學學報》2016年第一期

摘要:

針對血液分析儀需在8s內完成4路血細胞和1路狀態信號數據采集、處理的要求，設計一套基于現場可編程門陣列的多路數據采集與處理系統．系統實現5路數模轉換的并行數據采集、數據處理，并通過串行外設接口通訊接口將處理的數據上傳至ARM主機．臨床試用結果表明，系統數據采集和處理的方法完全滿足血液分析儀對測試速度的要求，儀器性能指標達到了國家注冊檢驗的要求．

關鍵詞:

信息處理技術;血液分析儀;數據采集;現場可編程門陣列;數模轉換器;串行外設接口

傳統血液分析儀大多采用ARM作為控制器，在實際應用中每個ARM工作時鐘內只能對1路血細胞信號進行采樣，造成采樣速率慢，易導致線程死鎖等現象［1］．其次，ARM控制器為串行指令工作方式［2］，其有限資源難以完成血液分析儀復雜的控制動作，影響了系統的實時性．另外，隨著對血液分析儀檢測與診斷水平要求的提高，其控制系統也在不斷更新升級，這就要求控制電路具有較好的靈活性，以降低儀器更新升級的成本．實際測試結果表明，血液分析儀需在1min內完成單個測試分析動作，包括采集4路血細胞信號和1路狀態信號，5路數據總共所占存儲空間大小約為110Mbyte．根據設計開發要求，血液分析儀的單個測試分析動作需在60s內完成，而控制電磁閥和電機等動作部分占據大量時間，所以留給數據采樣及處理的時間僅有8s左右．若先將采樣數據存入同步動態隨機存儲器(synchronousdynamicrandomaccessmemory，SDRAM)模塊，再統一上傳，耗時就會超過設計要求，要想達到設計要求則只能縮短采樣時間．采樣時間越短，所采集的細胞個數就越少，這時，任何細胞個數的波動都會對細胞整體計數造成很大影響，使儀器性能不穩定．為解決采樣時間、系統可靠性及準確性之間的矛盾，系統采用ARM(管理級)+FPGA(基礎自動化級)的兩級控制系統的方法［3-5］，本研究選擇現場可編程門陣列(fieldprogrammablegatearray，FPGA)作為血液分析儀控制系統的核心，利用其并行工作特點，在完成多路信號并行采樣、數據處理等工作的同時，完成血液分析儀的控制動作，也可滿足系統不斷更新升級的需要．

1系統總體框架設計

本研究設計的5路并行數據采集、處理系統，如圖1．其中，包括4路的白細胞、紅細胞、血小板、血紅蛋白和1路狀態信號(壓力、小孔電壓和試劑)的數據采集、處理的控制模塊共同組成血液分析儀多路數據采集與處理系統［6-8］．設計時考慮到節約硬件資源及成本，采用1片8路分時選通的CD4051芯片，用于切換不同的狀態檢測信號，CD4051的輸出端連接到模數轉換器(analogtodig-italconverter，A/D)的輸入端，完成狀態參數的檢測．在信號采集的同時，針對不同信號進行對應的數據處理，然后將處理的數據緩存于隨機存儲器(randomaccessmemory，RAM)模塊，RAM模塊存滿后，再通過數據存儲控制模塊將細胞特征存儲于SDRAM中，最后上傳至ARM主機．

2模塊設計與實現

2.1A/D芯片的選擇與控制A/D芯片若采用并行數據傳輸方式，硬件上至少需要14根信號線連接，而選擇串行外設接口(serialperipheralinterface，SPI)控制方式，硬件上只需3根信號線進行連接，分別為CS、CLK和SDO［9-10］;每路A/D至少可節約11個FPGA通用輸入/輸出(input/output，I/O)端口并簡化硬件連線．同時，根據實際測試可知，經過放大后的血細胞脈沖電壓幅值約為0.4～5.0V，頻率約為500Hz～70kHz，依據采樣定理，采樣頻率必須大于等于信號變化頻率的2倍，才能將信號還原，而實際工程上一般都取5～10倍以上．因此，本研究選用TI公司的帶SPI控制方式的芯片ADS7883，其采樣頻率最高可達3×106次/s(millionsamplespersecond，MSPS)，能更好的復原被采樣波形的包絡線，提高細胞的識別精度．ADS7883工作時序圖如圖2．工作過程為:當SPI的時鐘信號SCLK傳送到A/D的SCLK引腳時，A/D開始工作;當SPI的CS下降沿傳送到A/D的CS引腳時，開始轉換;A/D進行轉換操作是在CS為低電平的狀態下;當CS上升沿到來時，A/D轉換工作結束．A/D進行轉換的周期為16幀，但是CS可以在任何時間進行中斷(拉高)，此時SDO數據線處于3態，CS為高電平．當CS再次變為低電平時開始下一個模/數轉換周期，因此每個數據的實際采樣周期為18=(16+2)個時鐘．圖3是血紅細胞A/D采樣電路原理圖．紅細胞脈沖微信號經過放大后的電壓信號RBC是A/D芯片的輸入信號．引腳CS、SDO和SCLK是A/D芯片SPI串行工作方式的3條連接線路，分別為片選、數據線和時鐘，分別連接到FPGA對應的I/O引腳上;DAD4是保護A/D芯片的穩壓二極管，可限制A/D的輸入信號在5V以下．FPGA接收到A/D轉換后的數據后，通過細胞識別模塊，利用細胞識別算法進行細胞識別［11］，再將識別后的細胞特征值傳遞給RAM緩存模塊進行緩存．

2.2RAM數據緩存模塊的設計細胞識別模塊通過對采樣波形的分析，對細胞脈沖進行識別，并記錄血細胞脈沖的最大高度和最大寬度，將其緩存于FPGA內置的雙口RAM模塊中［12］．本研究選用的FPGA芯片EP2C20F484C8，其內部RAM模塊寄存器轉換級(registertransferlevel，RTL)電路如圖4．其中，rdclock為數據讀取時鐘;wrclock為數據寫入時鐘;wren為RAM模塊的寫使能信號;data［15∶0］為16bit的寫入數據;rdaddress［8∶0］為9bit的數據讀取地址信號線;wdaddress［8∶0］為9bit的數據寫入地址信號線;q［15∶0］為16bit的讀出數據．在采樣過程中，RAM緩存控制模塊收到細胞特征值存儲請求后，首先將細胞高度值傳遞給data［15∶0］，然后將數據寫使能wren置1，再給一個wrclock寫脈沖信號，將細胞高度值寫入RAM模塊中，同時數據寫入地址加1，準備寫入下一個細胞特征值．由于實際采樣頻率為50/18=2.78MHz，而數據傳輸頻率為50MHz，為了達到采樣與存儲的時鐘匹配，本研究采用數據乒乓存儲操作，保證數據的連續性和準確性．具體實現方式為:在設計過程中，先將RAM中512個存儲單元，分成2個256存儲單元使用．采樣開始時，首先將細胞特征值存儲于第1個256存儲單元，當第1個存儲單元存滿后，開始將細胞特征值存儲于第2個256存儲單元，同時，將第1個存儲單元的數據，轉存到SDRAM中．第2個256存儲單元存滿后，再將細胞特征值存儲于第1個256存儲單元，同時，將第2個256存儲單元的數據轉存到SDRAM中．如此反復操作，實現了數據存儲的乒乓操作，既保證了數據存儲的連續性，又保證了實時性．數據存儲乒乓操作過程如圖5．

2.3SDRAM存儲模塊的設計由于RAM模塊僅有512個存儲單元，而每路細胞特征值最高可達1×105個數據點，只有4個RAM緩存模塊，分別存儲不同細胞信號的特征值，因此，當RAM模塊存儲滿后，需將數據進行轉存．本研究選擇2片Micron(美國鎂光)公司的MT48LC16M16A2P芯片進行數據存儲［13］，其內存帶寬為133MHz，每片存儲空間有32MByte，每片SDRAM芯片對應存儲2個RAM模塊數據．將SDRAM的各個引腳連接到FPGA相對應的引腳上，并定義好FPGA引腳功能定義，其中，SDRAM的CLK引腳連接到FPGA的鎖相環(phaselockedloop，PLL)時鐘輸出引腳上，在實現SDRAM存儲時，可通過PLL進行倍頻，以提高SDRAM的讀寫速度．在采樣過程中，數據的存儲與讀取通過SDRAM控制器實現．由于每片SDRAM模塊對應存儲2個RAM模塊的數據，因此，將SDRAM的32Mbyte空間分成2個16Mbyte空間，分別存儲2個RAM模塊的數據．數據存儲時，SDRAM控制器通過切換數據存儲地址實現數據的正確存儲．采樣開始后，SDRAM控制器首先檢測第1個RAM模塊是否有數據存儲請求信號，即req_1是否為1，如不為1，則檢測第2個RAM模塊是否有數據存儲請求信號，即req_2是否為1，如不為1，則再次檢測req_1信號．當req_1=1后，則將第1個RAM模塊中的數據讀出，存儲到SDRAM模塊中，數據存儲完成后，再檢測req_2信號．這樣就實現了存儲完第1個RAM模塊的數據后，首先檢測第2個RAM模塊是否有數據存儲請求，保證了每個RAM模塊的數據均能及時存儲到SDRAM中，避免了數據丟失或阻塞現象．

2.4SPI數據通訊模塊的設計血液分析儀單個分析動作所采集的細胞總數最多約為15萬個，處理過程中需取每個細胞的寬度和高度兩個細胞特征值，因此，FPGA需反饋給ARM處理器的總數據量最多約為30萬個，每個數據點為16bit，因此總數據量為0.6Mbyte．根據設計要求，數據上傳耗時僅1s，SPI理論傳輸速率為25Mbyte．為保證通訊可靠，本研究采用12MHz的控制時鐘，則SPI傳輸速率為1.5Mbyte，因此數據傳輸完成總時間為0.4s，可滿足設計要求．SPI通訊連接示意圖如圖6．由于上下位機之間連線較少，因此提高了整個系統的穩定性與可靠性．FPGA需將采集的數據通過SPI接口上傳給ARM進行分析管理，此時ARM作為主機，FPGA作為從機．具體流程如圖7，FPGA通過REQ信號向ARM發出數據發送請求;ARM收到請求信號后，啟動SPI控制器控制FPGA的SPI模塊進行數據發送，再將CS置為0，然后發出16個CLK脈沖時鐘，每個CLK的上升沿通過SPI的MOSI向ARM發送1bit數據，高位在前，低位在后，數據發送完畢后，將CS置為1．FPGA的采樣數據均為12bit，ARM的控制器發出的SPI時鐘為16bit，因此數據發送時，以1個16bit的數據為1個單位，FPGA中數據不足的位補0，即每發出1個REQ請求信號，上傳2byte給ARM，直到數據傳送完為止，停止REQ的請求．

3系統數據驗證

為驗證系統數據采集及處理的正確性，針對A/D采樣部分，本研究以3V直流電壓源為輸入到5路A/D行采樣，同時運用FPGA編程軟件QuartusII［14］自帶的SignalTap邏輯分析儀進行在線觀測．從A/D采樣、AD輸入到SDRAM、SDRAM數據存儲與讀取、SPI通訊4方面對系統進行了測試分析，驗證數據的正確性．

3.1A/D采樣數據的驗證測試過程中輸入信號為約3.07V的直流源，對應的十進制A/D數據為3.07×4095/5=2514．若5路A/D轉換器采集電壓值對應的十進制值都在2514左右范圍內，則采樣的數據是準確的，否則錯誤．當控制5路A/D采樣的SPI時鐘完全同步時，由圖8可知，同時段內采集的電壓值相同且都在誤差允許范圍內，說明5路A/D采樣的數據準確．

3.2AD輸入到SDRAM數據鏈路驗證為驗證從AD輸入到SDRAM輸出的數據鏈路的正確性和完整性，采用SignalTab工具觀測SDRAM輸出數據是否與AD輸入保持一致．圖9為SignalTab觀測的SDRAM數據輸出時序圖．其中，S_enable為讀SDRAM的使能信號．當S_enable為高電平時，開始讀取SDRAM的數據．參考圖8可知，SDRAM輸出數據與AD輸出數據完全一致，無丟失和錯碼，說明從AD輸入到SDRAM輸出鏈路數據正確且完整．

3.3SDRAM數據存儲與讀取的驗證數據處理完畢，通過將細胞特征值用1～4095依次遞增的循環數進行代替，驗證數據存儲與讀取的正確性與完整性．圖10為1路RAM模塊將256個連續數據存儲到SDRAM模塊的時序圖．當第1個緩存模塊r_req發出數據發送請求后，SDRAM數據存儲控制模塊起始地址為數據存儲起始地址saddr1，同時將緩存中的數據存入SDRAM中．由圖10可知，data-in寄存器存儲數據為1～256，共256個數據．然后，停止數據存儲，此時白細胞數據存儲起始地址saddr1由開始的0000H變為0100H，共增加了256，數據存儲位數和地址變化正確．為進一步驗證數據的正確性，放大后的邏輯分析儀效果圖如圖11．數據寄存器data-in中的數據由1開始遞增變化，數據存儲正確．由圖12可知，當數據讀取請求信號req發出時，SDRAM讀取控制器開始讀取SDRAM中的數據，每次請求數據讀取的總數為256個，同時將數據存儲到RAM中．數據讀取起始地址由0開始，每讀完256個數據，讀取的起始地址加256，當讀取完4次256個數據后，停止數據讀取．因此可知，數據讀取個數與數據讀取起始地址變化正確．為進一步驗證數據讀取的正確性，放大后的邏輯分析儀效果如圖13．數據輸出寄存器data-out中的數據，由1開始依次遞增，因此，SDRAM讀取出來是正確的，同時也再次驗證了存入SDRAM模擬數據的正確性．

3.4數據傳輸驗證采樣結束后，需將SDRAM中的數據通過SPI通訊接口上傳給ARM主處理．具體的處理過程為:SPI在ARM主處理器的控制下，首先將CS置為0，然后發出CLK時鐘信號，每個CLK的上升沿將數據逐位通過MOSI發送出去，數據發送完后，將CS置為1．由圖14可知，數據發送寄存器data-out為依次遞增的數列，數據正確且完整，驗證了數據發送正確性及完整性.

4結語

設計一種基于FPGA的多路數據采集與處理系統，實現了5路A/D的并行數據采樣、處理的功能．采用A/D芯片的串行SPI控制接口，節省了FPGA的硬件資源;2.78MSPS采樣速度達到了血液分析儀采樣速率的要求;乒乓存儲操作的方式，良好地匹配了數據采樣與存儲的時鐘．系統不但滿足了血液分析儀對數據采集、處理的要求，也可根據實際需求，實現對硬件電路的升級．與傳統數據采集系統相比，本系統具有運行穩定可靠、實時性強、靈活性好等特點，對性比價高的血液分析儀的研制具有一定的參考價值．

作者：詹從來 龍偉 丁遠超 李富貴 單位：南昌大學信息工程學院