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隨著半導(dǎo)體工業(yè)的發(fā)展和工藝的深入,VLSI(超大規(guī)模集成電路)設(shè)計(jì)正迅速地向著規(guī)模越來越大,工作頻率越來越高方向發(fā)展。顯而易見,規(guī)模的增大和頻率的提高勢必將產(chǎn)生更大芯片的功耗,這對(duì)芯片封裝,冷卻以及可靠性都將提出更高要求和挑戰(zhàn),增加更多的成本來維護(hù)這些由功耗所引起的問題。而在便攜式設(shè)備領(lǐng)域,如智能手機(jī)、手提電腦等現(xiàn)在智能生活的必需品對(duì)芯片功耗的要求更為嚴(yán)格和迫切。

由于時(shí)鐘樹工作在高頻狀態(tài),隨著芯片規(guī)模增大,時(shí)鐘樹規(guī)模也迅速增大,通過集成clockgating電路降低時(shí)鐘樹功耗是目前時(shí)序數(shù)字電路系統(tǒng)設(shè)計(jì)時(shí)節(jié)省功耗最有效的處理方法。Clockgating的集成可以在RTL設(shè)計(jì)階段實(shí)現(xiàn),也可以在綜合階段用工具進(jìn)行自動(dòng)插入。由于利用綜合工具在RTL轉(zhuǎn)換成門級(jí)網(wǎng)表時(shí)自動(dòng)插入clockgating的方法簡單高效,對(duì)RTL無需進(jìn)行改動(dòng),是目前廣為采用的clockgating集成方法。

本文將詳細(xì)介紹clockgating的基本原理以及適用的各種clockgating策略,在實(shí)際設(shè)計(jì)中,應(yīng)根據(jù)設(shè)計(jì)的特點(diǎn)來選擇合適的clockgating,從而實(shí)現(xiàn)面積和功耗的優(yōu)化。綜合工具在對(duì)design自動(dòng)插入clockgating是需要滿足一定條件的:寄存器組(registerbank)使用相同的clock信號(hào)以及相同的同步使能信號(hào),這里所說的同步使能信號(hào)包括同步set/reset或者同步loadenable等。圖1即為沒有應(yīng)用clockgating技術(shù)的一組registerbank門級(jí)電路,這組registerbank有相同的CLK作為clock信號(hào),EN作為同步使能信號(hào),當(dāng)EN為0時(shí),register的輸出通過選擇器反饋給其輸入端保持?jǐn)?shù)據(jù)有效,只有當(dāng)EN為1時(shí),register才會(huì)輸入新的DATAIN。可以看出,即使在EN為0時(shí),registerbank的數(shù)據(jù)處于保持狀態(tài),但由于clk一直存在,clktree上的buffer以及register一直在耗電,同時(shí)選擇電路也會(huì)產(chǎn)生功耗。

綜合工具如果使用clockgating技術(shù),那么對(duì)應(yīng)的RTL綜合所得的門級(jí)網(wǎng)表電路將如圖2所示。圖中增加了由LATCH和AND所組成的clockgatingcell,LATCH的LD輸入端為registerbank的使能信號(hào),LG端(即為LATCH的時(shí)鐘電平端)為CLK的反,LATCH的輸出ENL和CLK信號(hào)相與(ENCLK)作為registerbank的時(shí)鐘信號(hào)。如果使能信號(hào)EN為高電平,當(dāng)CLK為低時(shí),LATCH將輸出EN的高電平,并在CLK為高時(shí),鎖定高電平輸出,得到ENCLK,顯然ENCLK的togglerate要低于CLK,registerbank只在ENCLK的上升沿進(jìn)行新的數(shù)據(jù)輸出,在其他時(shí)候保持原先的DATAOUT。從電路結(jié)構(gòu)進(jìn)行對(duì)比,對(duì)于一組registerbank(n個(gè)registercell)而言只需增加一個(gè)clockgatingcell,可以減少n個(gè)二路選擇器,節(jié)省了面積和功耗。從時(shí)序分析而言,插入clockgatingcell之后的registerbankENCLK的togglerate明顯減少,同時(shí)LATCHcell的引入抑制了EN信號(hào)對(duì)registerbank的干擾,防止誤觸發(fā)。所以從面積/功耗/噪聲干擾方面而言,clockgating技術(shù)都具有明顯優(yōu)勢。

對(duì)于日益復(fù)雜的時(shí)序集成電路,可以根據(jù)design的結(jié)構(gòu)特點(diǎn),以前面所述的基本clockgating技術(shù)為基礎(chǔ)實(shí)現(xiàn)多種復(fù)雜有效的clockgating技術(shù),包括模塊級(jí)別(modulelevel)clockgating,增強(qiáng)型(enhanced)clockgating以及多級(jí)型和層次型clockgating技術(shù)。模塊級(jí)別的clockgating技術(shù)是在design中搜尋具備clockgat-ing條件的各個(gè)模塊,當(dāng)模塊有同步控制使能信號(hào)和共同CLK時(shí),將這些模塊分別進(jìn)行clockgating,而模塊內(nèi)部的registerbank仍可以再進(jìn)行獨(dú)立的clockgating,也就是說模塊級(jí)別clockgating技術(shù)是可以和基本的registerbankclockgating同時(shí)使用。如果reg-isterbank只有2bit的register,常規(guī)基本的clockgating技術(shù)是不適用的,增強(qiáng)型和多級(jí)型clockgating都是通過提取各組registerbank的共同使能信號(hào),而每組registerbank有各自的使能信號(hào)來實(shí)現(xiàn)降低togglerate。而層次型clockgating技術(shù)是在不同模塊間搜尋具備可以clockgating的register,也即提取不同模塊之間的共同使能信號(hào)和相關(guān)的CLK。

綜上所述,clockgating技術(shù)在超大規(guī)模集成電路的運(yùn)用可以明顯改善寄存器時(shí)鐘的togglerate和減少芯片面積,從而實(shí)現(xiàn)芯片功耗和成本的降低。實(shí)際設(shè)計(jì)過程中,需要根據(jù)芯片電路的結(jié)構(gòu)特點(diǎn)來選擇,針對(duì)不同的電路結(jié)果選擇合適的clockgating技術(shù)會(huì)實(shí)現(xiàn)不同效果。

作者：王英 王金城 單位：展訊科技杭州有限公司