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摘要:為最大程度降低系統成本，提高工作效率，提出FPGA硬核處理器系統的數字化集成電路設計。通過對電源電路、接口電路以及主控電路進行設計，完成電路整體設計。結合電路抗干擾設計，實現數字化集成電路設計。仿真實驗證明，設計的集成電路相比常規電路，使得FPGA硬核處理器系統的工作效率更高，并且降低29．5%能耗。

關鍵詞:硬核處理器;數字化;集成電路;電路設計

我國多數機械裝置常常應用FPGA硬核處理器來降低裝置成本、功耗，從而提高裝置性能。FPGA硬核處理器系統能夠集成分立處理器，具有可編程邏輯的靈活性。［1］系統中常規電路設計雖然可以滿足裝置各項性能要求，但是會產生面積較大的電路板，嚴重影響機械裝置的成本，同時產生不必要的電能消耗，因此提出FPGA硬核處理器系統的數字化集成電路設計。

1FPGA硬核處理器系統的電路整體設計

根據FPGA硬核處理器系統的功能特征，首先對系統的主控電路進行設計。為滿足多種類型信號的處理要求，設計的主控電路如圖1所示。設計的主控電路在確保FPGA硬核處理器系統的穩定性之外，還增加了抗復位功能，最大程度降低系統功耗。［2］同時，為減少不必要的電能消耗，將FPGA硬核處理器系統的接入電源設計成5V。電源電路是FPGA硬核處理器系統從外界獲得電源的唯一途徑，因此設計電源轉換電路，實現220V電源到5V電源的轉變。將電源接口電路設計成F接口，［3］采用I/O接口，I/O接口芯片，通過輸入不同的命令和參數，使得I/O電路動作，成為信號高速交換的通道。通過對主控電路、電源電路以及接口電路進行設計，完成電路整體設計。

2數字化集成電路的實現

在FPGA硬核處理器系統中，信號分為模擬信號、數字信號、高頻信號以及低頻信號，常常受到外界信號干擾，大大降低電路中信號處理精度，使得FPGA硬核處理器系統工作效率降低。因此為了增加電路抗干擾能力，對電路進行抗干擾設計。在FPGA硬核處理器系統的主控電路中加入差分放大器，對電信號放大處理。差分放大器通過F接口，使得輸入頻率為25HZ的電信號，轉換成以正弦和余弦兩路電信號，應用互聯網技術對兩路電信號進行隔絕，確保了信號的原始性。由于差分放大器輸出為高壓電信號，需利用220Ω的電阻將高壓電信號調制成5V，形成低壓電信號，從而實現數字化集成電路的設計。通過對主控電路、電源電路以及接口電路進行設計，完成電路整體設計。結合電路抗干擾設計，實現數字化集成電路設計。

3仿真分析

仿真試驗需準備的設備及參數包括:搭載simulation仿真軟件的計算機兩臺套、兩種設計電路的FPGA硬核處理器系統(常規的以及本文提出的數字化集成電路)、仿真參數變量。試驗過程中，多次改變輸入的信號形式，對兩種不同電路的FPGA硬核處理器系統進行工作效率對比實驗。同時記錄FPGA硬核處理器系統單位時間的耗電量，繪制試驗結果圖表，如圖2所示。由圖2可知，本文設計的集成電路，無論處理哪種類型信號，工作效率幾乎不變，穩定性極高。同時采用算術平均值計算法，計算能耗比率，得出本文設計的集成電路相比常規電路，使得FPGA硬核處理器系統的能耗比率降低29．5%。

4總結

本文提出FPGA硬核處理器系統的數字化集成電路設計，基于電路整體設計、數字化集成電路設計，完成了提出的電路設計。實驗證明，本文設計的集成電路，能夠降低PGA硬核處理器系統功耗，提高工作效率。

參考文獻:

［1］李冰，周岑軍，陳帥，等．用于SRAMPUFs的偽隨機數發生器的FPGA實現［J］．電子學報，2017(9)．

［2］張琳，梅雪松，陳勇．基于SoCFPGA的光伏電力通信管理機系統［J］．電子技術應用，2018．

［3］李正杰，張英．一種千萬門FPGA芯片中DSP硬核的設計［J］．微電子學，2018，48，276(04):60-65．

作者：王肖巍 單位：英特爾移動通信技術( 西安) 有限公司