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1FPGA開發(fā)環(huán)境介紹

本設計采用了Xilinx公司提供的ISE為開發(fā)平臺。ISE軟件是Xilinx公司推出的FPGA／CPLD集成開發(fā)環(huán)境，不僅包含了邏輯設計所需的一切，還具有大量的簡便易用的內置式工具和向導，使得I／O分配、功耗分析、時序驅動設計收斂、HDL仿真等關鍵步驟變得容易而直觀。因此要掌握XilinxFPGA開發(fā)，就必須掌握ISE。ISE界面友好、操作簡單、集成度高。利用ISE進行FPGA邏輯設計的主要流程包括設計輸入、功能仿真、設計綜合、設計實現(xiàn)和配置下載，簡易設計流程圖如圖1所示。

2isa總線邏輯接口設計

ISA總線：（IndustryStandardArchitecture：工業(yè)標準體系結構）是IBM公司為PC／AT電腦而制定的總線標準，也稱為AT標準，為8／16位體系結構，最高工作頻率為8MHz，數(shù)據(jù)傳輸率大約是16MB／S，地址線24條，可尋訪16M字節(jié)地址單元。由于本文使ISA總線工作在8位I／O傳輸模式，使用了ISA總線信號中的時鐘線（ISA＿CLK）、地址線（ISA＿ADDR）：A0～A9、數(shù)據(jù)線（ISA＿DATA）：D0～D7、讀信號線（ISA＿IOR）、寫信號線（ISA＿IOW）、地址鎖存使能（ISA＿ALE）、地址選通信號（ISA＿AEN）等。本設計采用了與C語言較為相似的VERILOGHDL硬件描述語言對ISA總線邏輯接口進行了描述。

本文要實現(xiàn)的是ISA接口通過FPGA訪問串口芯片16C554，16C554是內部帶有16字節(jié)收發(fā)FIFO的通用異步收發(fā)器，具有獨立的收發(fā)控制電路。4路標準的MODEM接口，通過軟件可分別設置允許每一路中斷。波特率、數(shù)據(jù)幀格式等也都可由軟件編程設置。具體硬件結構如圖。由圖2可知上位機通過ISA總線對串口芯片16C554串口芯片的訪問需要FPGA作為橋接媒介，因此串口芯片的控制信號均由FPGA給出，其邏輯控制信號的VERILOG描述如下。當上位機對串口芯片進行讀寫時，首先需要通過FPGA將ISA地址信號譯碼為芯片的片選信號，設置串口芯片基地址為0x300，由于9位地址線的低三位為串口芯片的內部地址，因此芯片的片選信號由地址總線的高七位決定。

3結束語

為了驗證基于FPGA的ISA邏輯接口的正確性，將上述邏輯接口利用VERILOG硬件描述語言在賽靈思提供的集成開發(fā)環(huán)境ISE中實現(xiàn)。

由于串口芯片16C554地址為基地址＋0x05的寄存器LCR其初始值為0x60，因此完成上述軟硬件設計后，上位機通過ISA總線讀取串口芯片的LCR寄存器數(shù)據(jù)，其讀取過程可利用ISE自帶的嵌入式邏輯分析儀實現(xiàn)捕捉，具體讀取過程如圖3所示。由于串口芯片基地址設置為0x100，而產生其片選信號是有高七位地址信號產生的，而0x100右移三位為0x20。由圖3可以看出讀地址為0x105的寄存器，讀出的數(shù)據(jù)位0x60，與芯片LCR寄存器吻合，實現(xiàn)了預期目標。因此證明了本設計的正確性。

作者：蔡錦榮單位：江蘇省鹽城市計量測試所