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1地面測(cè)試臺(tái)整體結(jié)構(gòu)

地面測(cè)試臺(tái)的測(cè)試對(duì)象為某采編存儲(chǔ)器。測(cè)試臺(tái)的主要功能包括向采編存儲(chǔ)器提供模擬信號(hào)供其采集，向采編存儲(chǔ)器下發(fā)控制命令，接收采編存儲(chǔ)器下發(fā)的高速LVDS實(shí)時(shí)數(shù)據(jù)并進(jìn)行后續(xù)處理。測(cè)試臺(tái)的整體結(jié)構(gòu)如圖1所示。cpci總線上掛有3個(gè)CPCI板卡，分別為CPU卡、接口卡、信源卡。其中，CPU卡為處理系統(tǒng)，接口卡和信源卡為功能卡。本文將以接口卡為主要依據(jù)來介紹如何以FPGA邏輯控制來實(shí)現(xiàn)CPCI局部總線接口和高速LVDS接口。

2LVDS高速數(shù)據(jù)接口實(shí)現(xiàn)

2．1LVDS接口硬件電路設(shè)計(jì)由于趨膚效應(yīng)和介質(zhì)損耗，高速信號(hào)在傳輸過程中會(huì)衰減。因此，當(dāng)傳輸距離較長(zhǎng)時(shí)，往往要使用電纜驅(qū)動(dòng)器和均衡器來保證高速數(shù)據(jù)傳輸?shù)臏?zhǔn)確性。電纜驅(qū)動(dòng)器將信號(hào)以最大功率耦合到電纜上［4］，延長(zhǎng)信號(hào)的傳輸距離，電纜均衡器可以對(duì)傳輸?shù)男盘?hào)進(jìn)行高頻補(bǔ)償，以至達(dá)到標(biāo)準(zhǔn)邏輯電位。本設(shè)計(jì)中，LVDS串行器/解串器分別選用TI公司的SN65LV1203和SN65LV1224，信號(hào)驅(qū)動(dòng)器/電纜均衡器分別選用NS公司的CLC001和CLC014。LVDS接口電路結(jié)構(gòu)如圖2所示，采編存儲(chǔ)器的FPGA控制LVDS串行器將10bit并行數(shù)據(jù)轉(zhuǎn)換成差分串行數(shù)據(jù)，再通過電纜驅(qū)動(dòng)器將信號(hào)耦合到電纜上。地面測(cè)試臺(tái)的電纜均衡器對(duì)接收到的信號(hào)進(jìn)行高頻補(bǔ)償之后傳送給解串器，解串器根據(jù)參考時(shí)鐘將差分串行數(shù)據(jù)轉(zhuǎn)換成10bit的并行數(shù)據(jù)，由FP-GA進(jìn)行后續(xù)的處理。

2．2FPGA邏輯控制LVDS數(shù)據(jù)接收由于CPCI接口傳輸?shù)臅r(shí)鐘和LVDS數(shù)據(jù)接收電路的時(shí)鐘不匹配，為了保證數(shù)據(jù)傳輸?shù)目煽啃裕诰帉慥HDL語(yǔ)言程序時(shí)FPGA內(nèi)部調(diào)用一個(gè)異步時(shí)鐘控制的緩存FIFO［8］IP核來對(duì)接收到的LVDS高速數(shù)據(jù)進(jìn)行緩存，如圖2所示。上位機(jī)通過配置PCI9054的傳輸計(jì)數(shù)寄存器，將一次DMA傳輸?shù)臄?shù)據(jù)量設(shè)置為2kbyte。寫FIFO的時(shí)鐘為18．432MHz，讀FIFO的時(shí)鐘為36．864MHz，當(dāng)FIFO內(nèi)數(shù)據(jù)量達(dá)到2kbyte時(shí)，F(xiàn)PGA立即通知上位機(jī)啟動(dòng)一次DMA傳輸。經(jīng)計(jì)算，從FIFO內(nèi)讀走2kbyte數(shù)據(jù)大約耗時(shí)54μs，在這個(gè)時(shí)間段內(nèi)寫入FIFO的數(shù)據(jù)量大約為1kbyte，所以，當(dāng)DMA傳輸結(jié)束時(shí)，F(xiàn)IFO內(nèi)數(shù)據(jù)不足2kbyte，上位機(jī)直到FIFO內(nèi)數(shù)據(jù)量再次達(dá)到2kbyte時(shí)才會(huì)啟動(dòng)下一次的DMA傳輸。為了避免PCI9054不能立即執(zhí)行DMA傳輸而導(dǎo)致FIFO數(shù)據(jù)溢出，F(xiàn)IFO容量要大于2kbyte。本設(shè)計(jì)中選擇容量為4kbyte的FIFO，經(jīng)驗(yàn)證，不會(huì)出現(xiàn)FIFO溢出現(xiàn)象。

3CPCI局部總線接口實(shí)現(xiàn)

實(shí)現(xiàn)CPCI接口協(xié)議一般有兩種方法。其中一種方法為:利用FPGA實(shí)現(xiàn)接口邏輯。這種方法雖然可以充分利用FPGA的資源，減小成本，但PCI邏輯十分復(fù)雜，可靠性不能得到保證，且開發(fā)周期長(zhǎng)。另外一種方法為:采用專用的PCI接口控制芯片。專用接口芯片功能強(qiáng)大，性能穩(wěn)定，設(shè)計(jì)方便，很大程度上減少了設(shè)計(jì)者的工作量，縮短了開發(fā)周期。所以，本設(shè)計(jì)中選擇使用PCI9054接口控制芯片與FPGA配合工作的方式來實(shí)現(xiàn)CPCI局部總線接口通信。

3．1EEPROM的配置在Windows環(huán)境下，為有效管理多塊CPCI板卡資源，實(shí)現(xiàn)多卡協(xié)同工作。通過設(shè)置EEPROM配置選項(xiàng)中的ClassCode/REV值，解決使用同一驅(qū)動(dòng)情況下，多塊CPCI板卡識(shí)別問題。地面測(cè)試臺(tái)含信源卡和接口卡兩塊CPCI功能板卡，圖3為接口卡的EEPROM配置文件截圖，各板卡需要設(shè)置不同的ClassCode/Rev(圖中紅色選框部分)，上位機(jī)程序通過識(shí)別不同的ClassCode/Rev達(dá)到控制不同板卡的目的。ClassCode/Rev為一個(gè)32bit數(shù)據(jù)，規(guī)定高8bit作為不同板卡區(qū)分標(biāo)志，低24bit保留。其中D31～D28功能標(biāo)識(shí)，區(qū)分是否為信源卡、接口卡等功能卡。D27～D24數(shù)量標(biāo)識(shí)，區(qū)分當(dāng)前功能卡的數(shù)量，具體約束如下表1所示。

3．2CPCI局部總線實(shí)現(xiàn)方法

3．2．1PCI9054工作模式選擇PCI9054總線控制芯片有3種工作模式，即M模式、C模式、J模式。其中，C模式最為簡(jiǎn)單，類似于單片機(jī)的工作方式，它的地址線和數(shù)據(jù)線分開使用，可以很方便地控制本地時(shí)序。所以本設(shè)計(jì)中PCI9054工作于C模式，由FPGA邏輯控制本地時(shí)序來完成CPCI局部總線與功能板卡之間的通信。

3．2．2CPCI總線訪問本地總線PCI9054的訪問方式選擇DMA方式。PCI9054作為主控設(shè)備，通過內(nèi)部的DMA控制器來實(shí)現(xiàn)局部總線上數(shù)據(jù)與CPCI總線上數(shù)據(jù)的傳輸。在DMA訪問方式下，一個(gè)總線周期的時(shí)序如圖4所示。當(dāng)CPCI總線訪問本地總線時(shí)，PCI9054內(nèi)部的DMA控制器發(fā)出LHOLD信號(hào)來申請(qǐng)控制局部總線，當(dāng)其收到響應(yīng)信號(hào)LHOLDA后，才獲得局部總線的控制權(quán)。當(dāng)ADS#信號(hào)有效時(shí)，局部總線上的地址信號(hào)LA為有效地址;當(dāng)BLAST#信號(hào)有效時(shí)，代表一次單周期訪問開啟;READY#為本地總線的狀態(tài)反饋信號(hào)，只有當(dāng)其有效時(shí)，表示本地總線已經(jīng)準(zhǔn)備好，才可以進(jìn)行訪問;當(dāng)LW/R#為高時(shí)，代表單周期訪問為寫操作，當(dāng)LW/R#為低時(shí)，代表單周期訪問為讀操作。在本設(shè)計(jì)中，F(xiàn)PGA通過識(shí)別地址信號(hào)LA來判斷具體的操作類型。當(dāng)上位機(jī)向接口卡下發(fā)控制命令時(shí)，為CPCI總線到本地總線的數(shù)據(jù)傳輸，具體的工作流程為:當(dāng)上位機(jī)下發(fā)命令時(shí)，啟動(dòng)一次單周期寫訪問，同時(shí)下發(fā)特定的寫地址LA1，F(xiàn)PGA反饋READY#信號(hào)，并判斷到LW/R#信號(hào)為高，即得知上位機(jī)要下發(fā)數(shù)據(jù)，便從該特定地址LA1將命令代碼讀出，進(jìn)行解碼之后將命令下發(fā)給采編存儲(chǔ)器。當(dāng)接口卡向上位機(jī)傳輸LVDS高速數(shù)據(jù)時(shí)，為本地總線到CPCI總線的數(shù)據(jù)傳輸，具體的工作流程為:當(dāng)圖1中所示的LVDS數(shù)據(jù)緩存FIFO內(nèi)數(shù)據(jù)量達(dá)到2kbyte，啟動(dòng)一次DMA傳輸，即一次DMA傳輸將2kbyte的數(shù)據(jù)上傳給上位機(jī)進(jìn)行實(shí)時(shí)顯示與處理。上位機(jī)通過下發(fā)特定地址信號(hào)LA2來向FPGA查詢FIFO內(nèi)數(shù)據(jù)量是否達(dá)到2kbyte，一旦其得到緩存FIFO內(nèi)數(shù)據(jù)量滿足要求的信息，立即啟動(dòng)一次單周期讀訪問，并向FPGA下發(fā)數(shù)據(jù)傳輸?shù)刂稬A3，F(xiàn)PGA反饋READY#信號(hào)，并判斷到LW/R#信號(hào)為低，便將LVDS數(shù)據(jù)通過地址LA3上傳給上位機(jī)。

4設(shè)計(jì)驗(yàn)證

將信源卡和接口卡分別插到背板上的2號(hào)和3號(hào)物理槽中，1號(hào)物理槽為系統(tǒng)槽，打開計(jì)算機(jī)系統(tǒng)，安裝驅(qū)動(dòng)之后，兩塊功能板卡均能夠被識(shí)別。分別對(duì)兩塊板卡進(jìn)行操作，均能實(shí)現(xiàn)各自的功能且互不影響，說明EEPROM的配置正確可行。以接口卡為例，用Chipscope來監(jiān)測(cè)CPCI總線對(duì)本地進(jìn)行讀、寫操作的實(shí)際過程，圖5和圖6分別為單周期讀訪問時(shí)序截圖和單周期寫訪問截圖。如圖5所示，當(dāng)FIFO內(nèi)數(shù)據(jù)量達(dá)到2kbyte時(shí)，信號(hào)f_fifo_hf變高，此時(shí)啟動(dòng)一次單周期讀訪問，LW/R#為低，通過地址0008h將數(shù)據(jù)87h上傳給上位機(jī)。實(shí)際時(shí)序與第3節(jié)介紹的本地總線向CPCI總線傳輸數(shù)據(jù)的理論時(shí)序一致，對(duì)接收到的數(shù)據(jù)文件進(jìn)行分析，數(shù)據(jù)結(jié)構(gòu)完整，數(shù)據(jù)包計(jì)數(shù)連續(xù)，沒有丟數(shù)現(xiàn)象，驗(yàn)證了本設(shè)計(jì)中本地總線向CPCI總線傳輸數(shù)據(jù)的正確性。如圖6所示，上位機(jī)向FPGA下發(fā)控制信號(hào)，此時(shí)啟動(dòng)一次單周期寫訪問，LW/R#為高，F(xiàn)PGA通過地址0004h獲得命令代碼67h。實(shí)際通信時(shí)序與第3節(jié)介紹的CPCI總線向本地總線傳輸數(shù)據(jù)的理論時(shí)序一致，且命令下發(fā)正確，驗(yàn)證了本設(shè)計(jì)中CPCI總線向本地總線傳輸數(shù)據(jù)的正確性。

5總結(jié)

本設(shè)計(jì)使用PCI接口控制芯片簡(jiǎn)化了CPCI接口的實(shí)現(xiàn)過程，由FPGA控制本地時(shí)序完成功能板卡與計(jì)算機(jī)系統(tǒng)之間的通信。經(jīng)驗(yàn)證，該設(shè)計(jì)可以準(zhǔn)確完成高速數(shù)據(jù)的接收、上傳與處理。并且，CPCI總線體系結(jié)構(gòu)增強(qiáng)了測(cè)試臺(tái)的耐用性、抗震性和散熱性，具有很高的可靠性。

作者：任勇峰彭巧君劉占峰單位：中北大學(xué)儀器科學(xué)與動(dòng)態(tài)測(cè)試教育部重點(diǎn)實(shí)驗(yàn)室中北大學(xué)電子測(cè)試技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室