接口技術論文范文
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第1篇
1.1 課程設計目的 1
1.2 課程設計的預備知識 1
1.3 課程設計任務 1
1.4 課程設計要求 1
第2章 總體方案設計 1
2.1 數字溫度計設計方案論證 1
2.2 設計方案的總體框圖 2
第3章 各部分電路的實現 2
3.1 傳感器電路 2
3.2 A/D轉換器MAX197 4
3.3 8279驅動顯示器 6
第4章 各個部分流程圖及設計 9
4.1 A/D轉換器MAX197的流程圖 9
4.2 8279 的程序及框圖 11
4.3 數字式溫度計的整體程序 12
第5章 15
第2篇
關鍵詞：單片機接口電路微機硬件
MSP430超低功耗微處理器是TI公司推出的一種新型單片機。它具有16位精簡指令結構，內含12位快速ADC/SlopeADC,內含60K字節FLASHROM，2K字節RAM，片內資源豐富，有ADC、PWM、若干TIME、串行口、WATCHDOG、比較器、模擬信號，有多種省電模式，功耗特別小，一顆電池可工作10年。開發簡單，仿真器價格低廉，不需昂貴的編程器。
MSP430其特點有：1.8V～3.6V低電壓供電；高效16位RISCCPU可以確保任務的快速執行，縮短了工作時間，大多數指令可以在一個時鐘周期里完成；6微秒的快速啟動時間可以延長待機時間并使啟動更加迅速，降低了電池的功耗。MSP430產品系列可以提供多種存儲器選擇，簡化了各類應用中MSP430的設計；ESD保護，抗干擾力特強。與其它微控制器相比，帶Flash的微控制器可以將功耗降低為原來1/5，既縮小了線路板空間又降低了系統成本。
MSP430具有如此多的優點，可以預測在今后會有廣泛的應用。但是目前仍有許多5V電池的邏輯器件和數字器件在使用，因此在許多設計中3V（含3.3V）邏輯系統和5V邏輯系統共存，而且不同的電源電壓在同一電路板中混用。隨著更低電壓標準的引進，不同電源電壓邏輯器件間的接口問題會在很長一段時間內存在。本文討論MSP430與單片機中最常用的LSTTL電路、CMOS電路及計算機HCMOS電路的3V和5V系統中邏輯器件間的接口方法。理解這些方法可避免不同電壓的邏輯器件接口時出現問題，保證所設計的電路數據傳輸的可靠性。
1邏輯電平不同，接口時出現的問題
在混合電壓系統中，不同電源電壓的邏輯器件相互接口時會存在三個主要問題：第一是加到輸入和輸出引腳上的最大允許電壓的限制問題；第二是兩個電源間電流的互串問題；第三是必須滿足的輸入轉換門限電平問題。器件對加到輸入腳或輸出腳的電壓通常是有限制的。這些引腳有二極管或分離元件接到Vcc。如果接入的電壓過高，電流將會通過二極管或分離元件流向電源。例如3V器件的輸入端接上5V信號，則5V電源將會向3V電源充電，持續的電流將會損壞二極管和電路元件。在等待或掉電方式時，3V電源降落到0V，大電流將流到地，這使總線上的高電平電壓被下拉到地。這些情況將引起數據丟失和元件損壞。必須注意的：不管是在3V的工作狀態或是0V的等狀態都不允許電流直接流向Vcc。另外用5V的器件來驅動3V的器件有很多不同情況，各種電路間的轉換電平也存在不同情況。驅動器必須滿足接收器的輸入轉換電平，并要有足夠的容限保證不損壞電路元件。
2可用5V容限輸入的3V邏輯器件
3V的邏輯器件可以有5V輸入容限的器件有LVC、LVT、ALVT、LCX、LVX、LPT和FCT3等系列。此外，還有不帶總線保持輸入的飛利浦ALVC也是5V容限。
2.1ESD保護電路
3V器件可以有5V的輸入容限。一般數字電路的輸入端都有一個靜電放電（ESD）保護電路。如圖1（a）所示，傳統的CMOS電路通過接地的二極管D1、D2對負向高電壓限幅實現保護，正向高是則由二極管D3箝位。這種電路為了防止電流流向Vcc電源，最大輸入電壓被限制在Vcc+0.5V。對Vcc為3V的器件來說，當輸入端直接與大多數5V器件輸出端接口時允許的輸入電壓太低大多數3V系統加到輸入端的電壓可達3.6V以上。有些3V系統可以使用兩個MOS場效應管或晶體管T1、T2代替二極管D1、D2，如圖1（b）所示。T1、T2的作用相當于快速劑納二極管對高電壓限幅。由于去掉了接到Vcc的二極管D3，因此最大輸入電壓不受Vcc的限制。典型情況下，這種電路的擊穿電壓在7～10V之間，因此可以適合任何5V系統的輸入電壓。
由上述分析可知，改進后具有ESD保護電路的3V系統的輸入端可以與5V系統的輸出端接口。
2.2總線保護電路
總線保護電路就是有一個MOS場效應管用作上拉或下拉器件，在輸入端浮空（高阻）的情況下保護輸入端處于最后有效的邏輯電平。圖2（a）中的電路為一LVC器件總線保護電路，采取改進措施而使其輸入端具有5V的容限。其基本原理如下：P溝道MOS場效應管具有一個內在的寄生二極管，它連接在漏極和襯底之間，通常源極與襯底是連在一起的，這就限制了輸入電壓不能高于Vcc+0.5V。現在的措施是用常閉接點S1將源極與襯底相連，當輸入端電壓比Vcc高0.5V時，比較器使S2閉合，S1斷開，輸入端電流不會通過二極管流向Vcc而使輸入具有5V的容限。圖2（b）是LVT和LAVT器件總線保持電路的例子。這種電路用了一個串聯的肖特基二極管D，消除了從輸入到Vcc的電流通路，從而可以承受5V輸入電壓。對于3V的總體保持LVC、LVT和ALVT系列器件可以承受5V的輸入電壓。但對于3V的ALVC、VCX等系列器件則不能，它們的輸入電壓被限制在Vcc+0.5V。
圖3是用于3VCMOS器件輸出電路的簡化形式。當輸出端電壓高于Vcc+0.5V（二極管壓降）時，P溝道MOS場效應管的內部二極管會形成一條從輸出端到Vcc的電流通路。這種電路在與5V器件相接時需要加保護電路。
圖4是一種帶保護電路的CMOS器件輸出電路。當輸出端電壓高于Vcc時，比較器使S1開路，S2閉合，電流通路消失。這樣在三態方式時就能與5V器件相接。
2.3biCMOS輸出電路
LVT和ALVT器件的biCMOS輸出電路如圖5所示。它用雙極NPN晶體管和CMOS場效應管來獲得輸出電壓擺幅達到電源電壓的要求。電流不會通過NPN雙極晶體管回流到Vcc，但在P溝道MOS場效應管中的內在二極管仍然會形成一條從輸出端到Vcc的電流通路（為了簡化，圖5中沒有畫出該二極管）。因此這種電路不能接高于Vcc的電壓。
對圖5電路所加的保護電路如圖6所示。增加了反向偏置的肖特基二極管，用以防止電流從輸出端流到Vcc。圖6中的輸出端與5V驅動器共用一條總線。在三態方式時，電路可以得到保護。當出現總線爭奪即兩個驅動器都以高電平驅動總線時，比較器將P溝道MOS場效應管斷開。當3V器件處于等待方式而3V電源為0時，比較器和肖特基二極管可以起保護作用。
3接口電路的有關參數
了解了3V器件為什么具有5V容限后，在MSP430與LSTTL、HCMOS、CMOS電路實現相互聯接之間，要先了解各種電路和器件的參數，如表1所示。
表1各種電路和器件參數
參數
電路電源電壓范圍輸入電平輸出電平
V（V）VIH（V）VIL（V）VOH（V）VOL（V）
LSTTL4.5～5.520.82.70.4
CMOS3～18（取Vcc=5）3.51.54.50.5
HCMOS2～63.515.20.4
MSP4301.83.60.8Vcc0.2VccVcc-0.60.6
ALVT系列3.3或2.51.70.82.00.2～0.55
LVC系列1.65～5.50.7Vcc0.3Vcc2.7～5.50.1～0.55
4接口實現
不同電源電壓的邏輯器件相互接口時存在的主要問題是邏輯信號電平的配合問題，就是前級電路輸出的電平要滿足后級電路對輸入電平的要求。此外還有負載電流的配合問題，即前級電路的輸出電流應大于后級電路對輸入電流的要求，同時不應造成器件損壞。還有就是在高速或有嚴重干擾的場合，必須考慮接口對系統和抗干擾性能帶來的不良影響。這里主要討論邏輯信號電平的配合問題。因為對于負載電流配合問題只是一個帶負載能力。而抗干擾問題則用本文中提到的方法都可以忽略。
4.1LSTTL-MSP430
如表1所示，LSTTL電路的高電平輸出電壓VOH約為2.7V，MSP430的高電平輸入約為0.8VCC，LSTTL電路的低電平輸出電壓VOL約為0.4V，MSP430的低電平輸入電壓VIL的0.2VCC。如果0.8Vcc小于2.7V且0.2Vcc大于0.4V時，不存在邏輯信號電平的配合問題，可以直接連接。如果0.8Vcc大于2.7V或0.2Vcc小于0.4V時，就出現了邏輯信號電平的配合問題。為了增大LSTTL電路的輸出高電平，利用TI公司的LVC系列。從表1中可以看到LVC系列產品的高電平輸出電壓和低電平輸出電壓都符合要求。
4.2CMOS-MSP430
在接口時使CMOS和MSP430使用同一電源，例如3V電源可以直接驅動。如果實際情況不允許，則根據1表，通過ALVT系列的器件就可以實現CMOS驅動MSP430。
4.3HCMOS-MSP430
同上述CMOS分析一樣，同樣選用ALVT來驅動MSP430。
4.4MSP430驅動LSTTL、CMOS和HCMOS
MSP430的輸出引腳（P0.x、P1.x、P2.x、P3.x、P4.x、Oy）都有規定的外接電阻。外接電阻的大小取決于電源電壓Vcc的大小。如果輸出電流比規定的要大，就需要輸出驅動器。圖7所示為限制MSP430輸出電流的電阻最小值。設計以Vcc=3V，通過這些器件可以驅動需要大電流的LSTTL、HCMOS和CMOS電路接口。
5兩種電平移位器件
5.1雙電源電平移位器74LVC4245
74LC4245是一種雙電源的電平移位器，如圖8所示。5V端用5V電源作為Vcc(A)，而3V端則用3V作為Vcc(B)。它的功能類似于常用的收發器74LVC245，所不同的是用兩個電源而不是一個電源。74LVS4245的電平移位在其內部進行。雙電源能保證兩邊端口的輸出擺幅都能達到滿電源幅值，并且有很好的噪聲抑制性能。因此該器件用來驅動5VCMOS器件是很理想的。缺點是增加了功耗。
5.274LVC07
第3篇
關鍵詞：EPP增強并口uPSD323XPSDsoftEXPRESS
引言
在IBM公司推出PC機時，并行端口已經是PC機的一部分。并口設計之初，是為能代替速度較慢的串行端口驅動當時的高性能點陣式打印機。并口可以同時傳輸8位數據，而串口只能一位一位地傳輸，傳輸速度慢。隨著技術的進步和對傳輸速度要求的提高，最初的標準并行端口即SPP模式的并行端口的速度已不能滿足要求。1994年3月，IEEE1284委員會頒布了IEEE1284標準.IEEE1284標準提供的在主機和外設之間的并口傳輸速度，相對于最初的并行端口快了50～100倍。IEEE1284標準定義了5種數據傳輸模式，分別是兼容模式、半字節模式、字節模式、EPP模式和ECP模式。其中EPP模式、ECP模式為雙向傳輸模式。EPP模式比ECP模式更簡潔、靈活、可靠，在工業界得到了更多的實際應用。本文介紹的一種基于uPSD323X的EPP增強并口的設計核心是，使用uPSD323X內部的CPLD實現EPP接口。
1EPP接口協議介紹
EPP(EnhancedParallelPort,增強并行端口)協議最初是由Intel、Xirocm、Zenith三家公司聯合提出的，于1994年在IEEE1284標準中。EPP協議有兩個標準：EPP1.7和EPP1.9。EPP接口控制信號由硬件自動產品，整個數據傳輸可以在一個ISAI/O周期完成，通信速率能達到500KB/s～2MB/s。
EPP引腳定義如表1所列。
表1EPP接口引腳定義
對應并口引腳EPP信號方向說明
1nWrit輸出指示主機是向外設寫（低電平）還是從外設讀（高電平）
2～9Data0～7輸入/輸出雙向數據總線
10Interrupt輸入下降沿向主機申請中斷
11nWait輸入低電平表示外設準備好傳輸數據，高電平表示數據傳輸完成
12Spare輸入空余線
13Spare輸入空余線
14nDStrb輸出數據選通信號，低電平有效
15Spare輸入空余線
16Ninit輸出初始化信號，低電平有效
17nAStrb輸出地址數據選通信號，低電平有效
18～25GroundGND地線
1.1EPP接口時序
EPP協議定義了4種并口周期：數據寫周期、數據讀周期、地址寫周期和地址讀周期。數據周期用于計算機與外設間傳送數據；地址周期用于傳送地址、通道、命令、控制和狀態等輔助信息。圖1是EPP數據寫的時序圖。圖1中，nIOW信號實際上在進行EPP數據寫時并不會產生，只不過是表示所有的操作都發生在一個I/O周期內。在t1時刻，計算機檢測nWait信號，如果nWait為低，表明外設已經準備好，可以啟動一個EPP周期了。在t2時刻，計算機把nWrite信號置為低，表明是寫周期，同時驅動數據線。在t3時刻，計算機把nDataStrobe信號置為低電平，表明是數據周期。當外設在檢測到nDataStrobe為低后讀取數據并做相應的數據處理，且在t4時刻把nWait置為高，表明已經讀取數據，計算機可以結束該EPP周期。在t5和t6時刻，計算機把nDataStrobe和nWrite置為高。這樣，一個完整的EPP數據寫周期就完成了。如果就圖1中的nDataStrobe信號換為nAddStrobe信號，就是EPP地址寫周期。
圖2是EPP地址讀周期。與EPP寫周期類似，不同的是nWtrite信號置為高，表明是讀周期，并且數據線由外設驅動。
從EPP讀、寫周期可以看出，EPP模式的數據傳輸過程是一個信號互鎖的過程。以EPP寫周期為例子，當檢測到nWait為低后，nDataStrobe控制信號就會變低，nWait狀態信號會由于nDataStrobe控制信號的變低為而高。當計算機檢測到
nWait狀態信號變高后，nDataStrobe控制信號就會變高，一個完整的EPP寫周期結束。因此，EPP數據的傳輸以接口最慢的設備來進行，可以是主機，也可以是外設。
1.2EPP增強并口的定義
EPP增強并口模式使用與標準并口（SPP，StandardParalledPort）模式相同的基地址，定義了8個I/O地址。基地址+0是SPP數據口，基地址+1是SPP狀態口，基地址+2是SPP控制口。這3個口實際上就是SPP模式下的數據、狀態和控制口，保證了EPP模式和SPP模式的軟硬件兼容性。
基地址+3是EPP地址口。這個I/O口中寫數據將產生一個連鎖的EPP地址寫周期，從這個I/O口中讀數據將產生一個連鎖的EPP地址讀周期。在不同的EPP應用系統中，EPP地址口可以根據實際需要設計為設備選擇、通道選擇、控制寄存器、狀態信息等。給EPP應用系統提供了極大的靈活性。
基地址+4是EPP數據口。向這個I/O口中寫數據將產生一個連鎖的EPP數據寫周期，從這個I/O口讀數據將產生一個連鎖的EPP數據寫周期。基地址+5～+7與基地址+4一起提供對EPP數據口的雙字操作能力。EPP允許主機在此個時鐘周期內寫1個32位雙字，EPP電路再把32位雙字拆為個字節依次從EPP數據口中送出去。也可以用其所長6位字方式進行數據傳送。
由于EPP通過硬件自動握手，對EPP地址口和EPP數據口的讀寫操作都自動產生控制信號而無需軟件生成。
2uPSD323X及其開發環境PSDsoftEXPRESS
ST公司的uPSD323X是帶8032內核的Flash可編程系統器件，將于8032MCU、地址鎖存器、Flash、SRAM、PLD等集成在一個芯片內。其主要特點如下：具有在線編程能力和超強的保密功能；2片Flash保存器，1片是128K或者256K的主Flash存儲器，另一片是32K的從Flash存儲器；片內8K的SDRAM；可編程的地址解碼電路（DPLD），使存儲器地址可以映射到8032尋址范圍內的任何空間；帶有16位宏單元的3000門可編程邏輯電路（CPLD），可以實現EPP接口等及一些不太復雜的接口和控制功能；2個異步串口、I2C接口、USB接口、5通道脈沖寬度調節器、50個I/O引腳等。由于uPSD323X采用的是8032內核，因此可以完全得到KeilC51編程器的PSDsoftEXPRESS是ST公司針對PSD系列產品（包括uPSD）開發的基于Windows平臺的一套軟件開發環境。經過不斷升級，目前最新版是PSDsoftEXPRESS7.9。它提供非常容易的點擊設計窗口環境用戶不需要自己編程，也不需要了解HDL語言，只有點擊鼠標即可完成對地址鎖存器、Flash、可編程邏輯電路等外設的所有配置和寫入。它支持所有PSD器件的開發，使用PSDsoftEXPRESS工具對uPSD323X系列器件的可編程邏輯電路的操作簡單、直觀。PSDsoftEXPRESS工具可以在ST網站（/psd）免費下載。
3用uPSD323X實現EPP接口設計
3.1硬件接口
EPP增強并口的速度最高可達到500KB/s～2MB/s,這對外設的接口設計提供了一個很高的要求，如果外設響應太慢，系統的整體性能將大大下降。用戶可編程邏輯器件，系統的整體性能將大大降低。用戶可編程邏輯器件，如FPGA（FieldProgrammableGatesArray,現場可編程門陣列）和CPLD（ComplexProgrammableLogicDevice,復雜可編程邏輯器件），可以實現EPP增強并口的接口設計，這種實現方案可以達到并口中的速度極限，并且保密性好。ST公司的uPSD323X內部集成了可編程邏輯電路（CPLD），因此使用uPSD323X可以很好地實現EPP增強并口的接口設計。
EPP接口（EPP1.7）外設硬件接口原理如圖3所示。在本設計中，uPSD323X通過中斷的方式接收PC機并口的數據，并且當外設準備好數據上傳到PC機時，PC機采用的也是中斷方式接收外設的數據。
在上述硬件電路的基于上實現EPP并口通信還需做兩部分的工作：一部分工作是在PSDsoftEXPRESS工具中完成對CPLD的數據的鎖存；另一部分工作是在KEILC51環境下編寫中斷服務程序，實現EPP數據的讀取和發送。
圖3
3．2對CPLD的編程及其實現數據鎖存的過程
在PSDsoftEXPRESS工具中，將PA端口（EPPD0～EPPD7）配置成帶有時鐘上升沿觸發的寄存器類型（PTclockedregister）的輸入宏，PB0（nWait）配置成上升沿觸發的D類型寄存器（D-typeregister）的輸出宏，PB3（nWrite）、PB4(nDstrb)、PB2(nAstrb)配置成CPLD邏輯輸入（logicinput）口。NDstrb信號和nAstrb信號各自取反再相與后的值作為輸入宏單元和輸出宏單元的時鐘。上述對PA、PB端口的配置用方程式表示如下：
PORTAEQUATIONS：
=======================
！EPPD7_LD_0=nAstrb&nDstrb;
EPPD0.LD=EPPD3_LD_0.FB;
!EPPD3_LD_0=nAstrb&nDstrb;
EPPD1.LD=EPPD3_LD_0.FB;
!nWait_C_0=nAstrb&nDstrb;
EPPD2.LD=EPPD3_LD_0.FB;
EPPD3.LD=EPPD3_LD_0.FB;
EPPD4.LD=FPPD7_LD_0.FB;
EPPD5.LD=EPPD7_LD_0.FB;
EPPD6.LD=EPPD7_LD_0.FB;
EPPD7.LD=EPPD7_LD_0.FB;
PORTBEQUATIONS:
=======================
nWait.D:=1;
nWait.PR=0;
nWait.C=nWait_C_0.FB;
nWait.OE=1;
nDstrb.LE=1;
nAstrb.LE=1;
EPP數據的鎖存過程如下：以計算機向外設傳輸數據（即EPP數據寫周期）為例子，計算機首先檢測nWait信號，如果nWait為低計算機把nWrite信號置為低，表明是寫周期，同時將數據放到數據總線上，然后置低nDstrb信號。此時，nDstrb信號會出現一個上升沿，此上升沿會將PA端口的數據鎖存到輸入宏；同時，此上升沿使nWait信號變高，表示外設正忙阻計算機發數年。當計算機檢測到nWait信號為高后就會將數據握手信號nDstrb變高，EPP數據寫周期結束。上述EPP數據的鎖存和nWait握手信號的產生都由硬件產生，因此數據傳輸速度快。整個數據傳輸過程可以在一個I/O周期內完成，鎖存到輸入宏的數據的讀取和nWait信號的清除則在外部中斷0服務程序軟件完成。
3．3中斷服務程序的功能描述及流程
由硬件原理圖可以看出，EPP并口的nDstrb和nAstrb信號線分別連到uPSD323X的外部中斷定和外部中斷1引腳。當發生EPP數據讀寫時，nDstrb信號就會產生一個下降沿，引起外中斷定中斷。當發生EPP地址讀寫時，nAstrb信號就會產生一個下降沿，引起外中斷1中斷。外部中斷0和外部中斷1的中斷服務程序的功能是相同的，只不過前者接收或發送的是數據而后者是地址、命令等。以外部中斷0的中斷服務程序為例，詳細介紹數據正向傳輸（計算機向外設發送數據）和反向傳輸（外設向計算機傳送數據）時中斷服務程序的功能。外部中斷0中斷服務程序流程如圖4所示。
（1）數據正向傳輸
當發生EPP數據寫周期時，即數據正向傳輸時，計算機首先檢測nWait信號。如果nWait為低，表示外設已準備好接收數據。計算機把nWrite信號置為低，表明是寫周期，同時將數據放到數據總線上，然后置低nDstrb。NDstrb信號就會產生一個下降沿，此下降沿一方面將PA端口的數據鎖存到輸入宏并使nWait信號變高，表示外設正忙另一方面引起外部中斷0中斷，在外部中斷0的中斷服務程序中讀取輸入宏鎖存的數據，然后將nWait信號清零通知計算機現在外設已經準備好可以再次接收數據了。
（2）數據反向傳輸
外設準備好數據需要上傳到計算機時，uPSD323X就會將數據放到PA端口，同時置低Intr信號線，向計算機申請一個中斷，計算機中由一個硬件驅動程序來處理并口的硬件中斷。驅動程序在并口中斷服務程序中，通過讀取EPP數據口獲得外設上傳的數據。由于EPP接口的握手信號由硬件產生，當計算機讀取EPP數據口時同樣會檢測nWait信號。如果nWait為低，計算機把nWrite信號置高，表明是讀周期，然后置低nDstrb,nDstrb信號就會產生一個下降沿。此下降沿使nWait信號變高，同時引起uPSD323X外部中斷定中斷。在外部中斷0的中斷服務程序中，為確保計算機將PA端口的數據取走，需不斷檢測nDstrb是否為高。當nDstrb為高時，表示計算機已將PA端口聽數據讀走，然后中斷服務程序將nWait置低，EPP數據讀周期結束。
