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摘要：PCM存在帶寬大、比特率高的缺點(diǎn)，可用增量調(diào)制（ΔM調(diào)制）代替它。介紹了增量調(diào)制的基本概念及調(diào)制原理，分析了調(diào)制不產(chǎn)生過載的條件，提出了用Altera的FPGA器件實(shí)現(xiàn)的方法。設(shè)計(jì)制作了這種調(diào)制的硬件、軟件。通過SignalTapII在線調(diào)試，用示波器測試波形，結(jié)果表明硬件穩(wěn)定，軟件可靠，調(diào)制信號(hào)速率可達(dá)20kpbs，系統(tǒng)性能較好。

關(guān)鍵詞：FPGA；ΔM調(diào)制；PCM調(diào)制；在線調(diào)試

0引言

通信系統(tǒng)信源可分為數(shù)字、模擬兩類，數(shù)字信源一般是模擬信源經(jīng)采樣、量化、編碼轉(zhuǎn)換成數(shù)字信號(hào)傳輸?shù)摹?shù)字信源可以編成如ASCII（AmericanStandardCodeforInformationInterchange），EBCDIC碼（ExtendedBinaryCodedDecimalInterchangeCode）的格式，然后對(duì)其進(jìn)行加密、信道編碼進(jìn)行傳輸。PCM（PulseCodeModulation）是數(shù)字通信的編碼方式之一，并廣泛用于數(shù)字通信系統(tǒng)。但是，PCM存在傳輸占有更大帶寬的缺點(diǎn)，為降低傳輸比特率，可以采用差分脈沖調(diào)制的方法對(duì)其進(jìn)行改進(jìn)。將前一采樣值作為預(yù)測值，當(dāng)前采樣值與它的差值進(jìn)行編碼傳輸。如果僅采用一位對(duì)當(dāng)前值與前一值進(jìn)行編碼，就是增量調(diào)制（ΔM）。增量調(diào)制研究方法主要有模擬仿真法和硬件實(shí)現(xiàn)法。模擬仿真法是運(yùn)用matlab、systemview軟件對(duì)調(diào)制性能進(jìn)行研究。硬件實(shí)現(xiàn)法主要集中在連續(xù)的模擬信號(hào)進(jìn)行A／D采樣，用單片機(jī)實(shí)現(xiàn)。增量調(diào)制與PCM相比，具有結(jié)構(gòu)簡單、傳輸比特率高、抗干擾性能強(qiáng)，廣泛用于軍用、民用部門的通信。論文在研究增量調(diào)制原理的基礎(chǔ)上，提出了可編程邏輯器件FPGA（FieldPro－grammableGateArray）實(shí)現(xiàn)的方案，具有速度快，編碼靈活等優(yōu)點(diǎn)。

1原理分析

PCM調(diào)制占用更大的帶寬，原因是信號(hào)的抽樣值范圍大，導(dǎo)致數(shù)字傳輸需要較多的編碼位數(shù)。為了降低編碼信號(hào)的比特率及帶寬，法國工程師DeLoraine提出了一種新的差分調(diào)制方法，即增量調(diào)制（ΔM）。它是差分脈沖調(diào)制的一種特例，基本思想是對(duì)當(dāng)前抽樣值與預(yù)測值的差進(jìn)行1比特編碼。ΔM調(diào)制的工作原理可以用如圖1所示框圖來描述。（1）其中，mk為當(dāng)前采樣值，m′k為預(yù)測值。預(yù)測值m′k是預(yù)測輸入m＊k延時(shí)時(shí)間Ts得到。將兩者之差ek量化成兩個(gè)電平＋σ或－σ，用二進(jìn)制的“1”或“0”表示。當(dāng)編碼輸出連續(xù)為“1”時(shí)，表明m（t）信號(hào)為連續(xù)增加的信號(hào)；當(dāng)編碼輸出連續(xù)為“0”時(shí)，表明信號(hào)m（t）為連續(xù)遞減的信號(hào)。顯然需要模數(shù)轉(zhuǎn)換器件和控制器來實(shí)現(xiàn)。根據(jù)圖1的增量調(diào)制原理，可以采用一個(gè)模數(shù)轉(zhuǎn)換器件和一個(gè)控制器來完成。控制器通過模數(shù)轉(zhuǎn)換器獲得當(dāng)前模擬信號(hào)值，與過去值比較，選擇端口輸出。

2系統(tǒng)組成

2．1硬件模塊

硬件模塊有控制器、模數(shù)轉(zhuǎn)換、數(shù)模轉(zhuǎn)換。控制模塊采用Altera公司的EP2C5T144C8NFPGA器件，主要完成功能：（1）控制A／D器件進(jìn)行模數(shù)轉(zhuǎn)換，完成增量調(diào)制編碼。（2）控制D／A器件進(jìn)行數(shù)模轉(zhuǎn)換，完成增量調(diào)制譯碼。（3）產(chǎn)生位同步信號(hào)。A／D模塊采用德州儀器TLC2543模數(shù)轉(zhuǎn)換器，它屬于CMOS開關(guān)電容逐次逼近型12位器件。控制輸入端口有：片選、輸入時(shí)鐘、地址輸入端。輸出端口：轉(zhuǎn)換完成、數(shù)據(jù)輸出，相對(duì)并行器件需要的端口少得多。它具有通道多、精度高、速度快、使用靈活的特點(diǎn)，為設(shè)計(jì)者提供了一種高性價(jià)比的選擇。TLC2543為單一5伏電源，F(xiàn)PGA的IO電壓為3．3伏，設(shè)計(jì)TLC2543的接口電路需考慮電平轉(zhuǎn)換問題。系統(tǒng)采用簡單的解決辦法，對(duì)于TLC2543的輸入端口，如片選、時(shí)鐘、地址命令輸入應(yīng)將其通過電阻上拉至5伏；輸出端口可串聯(lián)電阻接FPGA的IO。特別注意的是轉(zhuǎn)換完成端口（EOC）一定要與FPGA相連接，并作為控制端口，否則不能達(dá)到預(yù)期目的。D／A模塊選擇德州儀器TLV5619數(shù)模轉(zhuǎn)換器，是12位并行器件，控制端口：片選（CS）、寫使能（WE）、低功耗（PD）、異步數(shù)據(jù)更新（LDAC），并行輸入數(shù)據(jù)（D0－D11）。設(shè)計(jì)時(shí)需注意將模擬通道盡量縮短以防止信號(hào)的反射；數(shù)字通道與模擬通道要保持一定距離，以避免數(shù)字信號(hào)耦合到模擬通道；最后需注意器件與FPGA的連接方式，解決方式可以參考TLC2543的方案完成。系統(tǒng)的主控器件為Altera的CycloneII型FP－GA，設(shè)計(jì)電路時(shí)輸入時(shí)鐘和復(fù)位要使用全局時(shí)鐘管腳；設(shè)計(jì)下載口采用JTAG方式，主動(dòng)配置則可有可無。為保證正常下載程序，F(xiàn)PGA的特殊管腳nCongfig、nConfig－Done、nStatus、TDO、TMS需上拉至3．3伏；TCK、nCE則下拉至地；MSEL0、MSEL1接地；IO電源、內(nèi)核電源、鎖相環(huán)電源必須用0．1uF電容去耦。

2．2軟件模塊

軟件編程語言為VHDL，程序設(shè)計(jì)方法為有限狀態(tài)機(jī)進(jìn)程，包括分頻進(jìn)程、ΔM編碼進(jìn)程和ΔM譯碼進(jìn)程。編碼進(jìn)程嚴(yán)格遵循TLC2543的時(shí)序，即16個(gè)時(shí)鐘傳輸，傳輸?shù)母呶辉谇啊⑵x為低電平；譯碼進(jìn)程參照TLV5619的時(shí)序。TLC2543的技術(shù)指標(biāo)表明，它的輸入時(shí)鐘最大值為4．1MHz，TLV5619的數(shù)字輸入時(shí)鐘頻率相對(duì)高很多，因此，分頻進(jìn)程輸出的時(shí)鐘不能高于TLC2543的最大值。分頻進(jìn)程采用計(jì)數(shù)方法，并將分頻時(shí)鐘作為編碼進(jìn)程的輸入時(shí)鐘。ΔM編碼進(jìn)程采用單一進(jìn)程的有限狀態(tài)機(jī)，設(shè)定了兩個(gè)狀態(tài)變量ADC＿state和Delta＿state，前者實(shí)現(xiàn)模數(shù)轉(zhuǎn)換，后者實(shí)現(xiàn)ΔM編碼信號(hào)的輸出。ADC＿state共有5個(gè)狀態(tài)，實(shí)現(xiàn)功能為選擇輸入地址、轉(zhuǎn)換方式以及讀取本次轉(zhuǎn)換數(shù)據(jù)，它們都是在EOC＝“1”時(shí)完成狀態(tài)轉(zhuǎn)移的。Delta＿state也有5個(gè)狀態(tài)，是在EOC＝“0”情況下完成狀態(tài)轉(zhuǎn)移。將轉(zhuǎn)換完成的數(shù)據(jù)從寄存器中讀出與先前的數(shù)據(jù)對(duì)比，決定編碼輸出的電平。隨著Delta＿state狀態(tài)改變，F(xiàn)PGA將增量調(diào)制信號(hào)和位同步信號(hào)在FPGA的固定管腳輸出。ADC＿state分五個(gè)狀態(tài)，主要完成的工作如下：狀態(tài)0：片選TLC2543＿CS、時(shí)鐘TLC2543＿CLK賦初值“0”；TLC2543＿INPUT輸入16位地址指令“0000110000000000”，前4位“0000”表示選擇通道0。“11”選擇輸出16位，接下的“00”表示高位在前，輸出單極性信號(hào)，后8位“00000000”無實(shí)際意義。

設(shè)置變量INDEX：＝15對(duì)16位命令串行計(jì)數(shù)，16位命令在時(shí)鐘作用下串行輸出至TLC2543的地址輸入端。Delta＿state賦值“0”，ADC＿state：＝“1”，下一個(gè)的時(shí)鐘上升沿來時(shí)程序跳轉(zhuǎn)至狀態(tài)1。狀態(tài)1：此處僅有一條語句：ADC＿state：＝2，其作用是跳到狀態(tài)2。狀態(tài)2：將INDEX減1計(jì)數(shù)，TLC2543＿CLK＜＝“0”。當(dāng)16位指令串行發(fā)送完畢跳到狀態(tài)4，否則跳到狀態(tài)3。狀態(tài)3：TLC2543＿CLK＜＝“1”，把轉(zhuǎn)換完成的數(shù)據(jù)讀1位放到FPGA的寄存器，再跳到狀態(tài)2。狀態(tài)4：TLC2543＿CLK＜＝“1”，讀模數(shù)轉(zhuǎn)換寄存器中的最后1位，并賦延時(shí)數(shù)，跳到狀態(tài)5。狀態(tài)5：延時(shí)10個(gè)時(shí)鐘，完成后跳到狀態(tài)0。Delta＿state也分為5個(gè)狀態(tài)，狀態(tài)0，輸出位同步信號(hào)“0”，跳到狀態(tài)1。狀態(tài)1將本次采樣值與上次采樣值比較并編碼，跳到狀態(tài)2，位同步信號(hào)輸出“1”。狀態(tài)2，3，4僅僅改變狀態(tài)。狀態(tài)5，輸出位同步低電平，狀態(tài)變量不做改變，從而達(dá)到采樣一次輸出一個(gè)增量編碼的效果。ΔM譯碼進(jìn)程同樣為單一進(jìn)程的有限狀態(tài)機(jī)，分成5個(gè)狀態(tài)，設(shè)置DAC＿state變量。系統(tǒng)復(fù)位時(shí)，狀態(tài)變量賦值“0”，片選端TLV5619＿CS＜＝“1”，寫使能端TLV5619＿WE＜＝“1”，異步數(shù)據(jù)更新TLV5619＿LDAC＜＝“1”。各狀態(tài)完成的工作如下：狀態(tài)0，片選端TLV5619＿CS＜＝“0”，選中數(shù)模轉(zhuǎn)換器跳到狀態(tài)1。狀態(tài)1，寫使能端TLV5619＿WE＜＝“0”，根據(jù)輸入編碼求輸出數(shù)據(jù)，跳到狀態(tài)2。狀態(tài)2，根據(jù)編碼值求出12位數(shù)據(jù)并行輸出，跳到狀態(tài)3。狀態(tài)3，寫使能端TLV5619＿WE＜＝“1”，跳到狀態(tài)4。狀態(tài)4，異步數(shù)據(jù)更新TLV5619＿LDAC＜＝“0”跳到狀態(tài)5。狀態(tài)5，片選端TLV5619＿CS＜＝“1”，TLV5619＿LDAC＜＝“1”，跳到狀態(tài)0。

3測試結(jié)果

3．1SignalTapII測試結(jié)果

隨著微電子技術(shù)、封裝技術(shù)的發(fā)展，傳統(tǒng)的探針法測試系統(tǒng)功能越來越困難，嵌入式邏輯分析儀能提供高效的解決方案。Altera公司的SignalTapII硬件調(diào)試工具利用FPGA的內(nèi)部資源，可在片上直接調(diào)試系統(tǒng)，為FPGA的程序調(diào)試提供了極大方便。QuartusII軟件通過邊界掃描可以捕獲和顯示信號(hào)，并通過JTAG口送SignalTapII邏輯分析儀，為調(diào)試者提供實(shí)時(shí)數(shù)據(jù)來觀察程序運(yùn)行是否正確。TLC2543進(jìn)行模數(shù)轉(zhuǎn)換，器件的接口為串行接口，存在控制端口多，輸入有片選端、時(shí)鐘輸入端、地址命令輸入端。采樣時(shí)序有8時(shí)鐘、12時(shí)鐘、16時(shí)鐘的，用VHDL編寫數(shù)據(jù)轉(zhuǎn)換程序復(fù)雜。如果不符合預(yù)定時(shí)序，則不能正確獲得數(shù)據(jù)。為了保證程序能正確操作TLC2543，在系統(tǒng)硬件調(diào)試時(shí)采用了SignalTapII工具，調(diào)試步驟如下：

（1）創(chuàng)建STP文件，在File菜單或Tools菜單下新建一個(gè)SignalTap文件。

（2）在SignalTap的Setup標(biāo)簽頁中將要觀察的節(jié)點(diǎn)或總線添加至列表。

（3）設(shè)置邏輯分析儀的采樣時(shí)鐘，它決定了顯示信號(hào)的分辨率，可采用全局輸入時(shí)鐘作為觸發(fā)信號(hào)。根據(jù)FPGA芯片設(shè)置采樣深度為2k。設(shè)置觸發(fā)類型為上升沿觸發(fā)，最后選擇觸發(fā)級(jí)數(shù)為10級(jí)。

（4）完成上述設(shè)置后重新編譯程序；設(shè)置編程硬件（注意用JTAG口），選擇目標(biāo)器件，要把邏輯分析儀的編程文件（．sof）下載至FPGA芯片。

（5）查看采樣數(shù)據(jù)。單擊運(yùn)行邏輯分析儀，當(dāng)設(shè)置的觸發(fā)條件滿足時(shí)，SignalTap邏輯分析儀開始捕獲數(shù)據(jù)，根據(jù)數(shù)據(jù)分析是否與預(yù)期信號(hào)是否一致，從而判斷程序是否存在問題。

硬件系統(tǒng)中的模數(shù)轉(zhuǎn)換程序?qū)崿F(xiàn)的困難最大，為了測試系統(tǒng)是否采集到信號(hào)，采用SignalTap邏輯分析儀對(duì)編碼信源調(diào)試。將器件的相關(guān)端口添加至文件，按照上述5步調(diào)試步驟得到圖4波形。TLC2543＿CLK為轉(zhuǎn)換時(shí)鐘，TLC2543＿CS為片選、TLC2543＿EOC為轉(zhuǎn)換完成端口、TLC2543＿OUT－PUT為地址命令輸出端、TLC2543＿INPUT為轉(zhuǎn)換完成的數(shù)據(jù)輸入端。轉(zhuǎn)換時(shí)鐘為16個(gè)，地址命令端輸出16位命令來選擇轉(zhuǎn)換通道、輸出數(shù)據(jù)位數(shù)、位序、極性等功能，同時(shí)數(shù)據(jù)輸入端讀出上一次轉(zhuǎn)換完成的數(shù)據(jù)。在轉(zhuǎn)換完成端為高電平、片選為低電平的情況下，TLC2543＿OUTPUT輸入地址命令到TLC2543。其中前4個(gè)時(shí)鐘TLC2543＿OUTPUT輸出低電平，說明下次AD轉(zhuǎn)換是通道0。第4個(gè)時(shí)鐘下降沿，TLC2543＿OUTPUT連續(xù)輸出兩個(gè)高電平，對(duì)應(yīng)的功能是16位數(shù)據(jù)輸出，后續(xù)10個(gè)時(shí)鐘TLC2543＿OUTPUT輸出全部為“0”，其中第一個(gè)“0”為高位在前，后一個(gè)“0”為輸出數(shù)據(jù)位單極性。TLC2543＿EOC為低電平，表示轉(zhuǎn)換中，程序設(shè)計(jì)時(shí)采用延時(shí)等待，它與片選端變高相差不大，說明延時(shí)比較精確。判斷是否采集到數(shù)據(jù)，將模擬信號(hào)的輸入端接正弦信號(hào)，觀察TLC2543＿INPUT是否變化，如果一直不變則說明未采樣到數(shù)據(jù)，此時(shí)需修改硬件程序。圖4的波形滿足TLC2543的時(shí)序要求，并且采樣的數(shù)據(jù)輸入端口一直在變化，因此可以判定程序沒有問題。

模數(shù)轉(zhuǎn)換程序調(diào)試通過后，再進(jìn)行ΔM調(diào)制編碼輸出功能的調(diào)試，也就是編碼和同步時(shí)鐘輸出。圖5中的Delta＿clk為同步時(shí)鐘，Delta＿OUT為增量調(diào)制的編碼輸出。當(dāng)前采樣值從TLC2543中讀出后便與前一采樣值進(jìn)行對(duì)比，當(dāng)前值大于前值輸出高電平，否則輸出低電平。圖5的同步時(shí)鐘是在TLC2543＿CLK時(shí)鐘的下降沿輸出，輸出的編碼在同步的上升沿輸出且保持到下一同步信號(hào)。上述情況說明輸出的編碼信號(hào)和位同步信號(hào)都沒有問題。

3．2硬件測試結(jié)果

為了測試增量調(diào)制系統(tǒng)編碼、譯碼是否正確，采用的測試方法為：將正弦信號(hào)、三角信號(hào)、方波、鋸齒波輸入系統(tǒng)，觀察編碼信號(hào)與同步信號(hào)、編碼信號(hào)與輸入信號(hào)、編碼輸入信號(hào)與譯碼輸出信號(hào)是否符合增量調(diào)制編碼、譯碼的規(guī)律。為檢測同步信號(hào)與編碼信號(hào)關(guān)系是否一致，用數(shù)字示波器得到輸入為正弦信號(hào)的輸出波形對(duì)比圖，如圖6所示。圖6中上部的圖形為編碼信號(hào)，下部為同步時(shí)鐘。同步時(shí)鐘分布均勻，說明編碼是等間的。正弦信號(hào)一邊是增加的一邊是減少，圖6的編碼信號(hào)為高、低電平交錯(cuò)，這種現(xiàn)象符合正弦信號(hào)的編碼規(guī)律。對(duì)比了正弦信號(hào)、三角信號(hào)、方波信號(hào)的輸入和譯碼輸出信號(hào)，增量調(diào)制的優(yōu)點(diǎn)是無需幀同步信號(hào)、只要位同步即可。為了說明解調(diào)譯碼沒有問題，這里給出了三角信號(hào)的對(duì)比圖，見圖7。圖中的上半部分為輸入的模擬信號(hào)，下半部分為譯碼輸出信號(hào)，兩者只是在輸出幅度上有差別。實(shí)驗(yàn)結(jié)果表明輸入信號(hào)在0－3．3伏，頻率在小于20kHz的條件下能正確譯碼。

4結(jié)論

本文設(shè)計(jì)的增量調(diào)制系統(tǒng)，用FPGA技術(shù)控制模數(shù)轉(zhuǎn)換、數(shù)模轉(zhuǎn)換器件，實(shí)現(xiàn)的調(diào)制信號(hào)傳輸速率可達(dá)20kpbs，電壓范圍0—3．3伏，且譯碼正確無誤。探討了以FPGA為核心的硬件設(shè)計(jì)要領(lǐng)，并給出了增量調(diào)制程序編制的思想。若要提高系統(tǒng)的速率，可選擇轉(zhuǎn)換速度更快的模數(shù)轉(zhuǎn)換器件。設(shè)計(jì)系統(tǒng)充分利用了FPGA的豐富資源，設(shè)計(jì)的系統(tǒng)靈活性、可靠性較好。調(diào)試采用SignalTap工具，為復(fù)雜的可編程系統(tǒng)提供了參考。測試結(jié)果表明電路穩(wěn)定、抗干擾性能強(qiáng)，軟件運(yùn)行可靠，該系統(tǒng)可廣泛應(yīng)用于其它通信設(shè)備及教學(xué)。

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作者：譚家杰 單位：衡陽師范學(xué)院